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在高速PCB设计中，信号的反射将给PCB的设计质量带来很大的负面影响，而要减轻反射信号的负面影响，有三种方式：
1)降低系统频率从而加大信号的上升与下降时间，使信号在加到传输线上前，前一个信号的反射达到稳定; 2)缩短PCB走线长度使反射在最短时间内达到稳定; 3)采用阻抗匹配方案消除反射; 在高速系统设计中，第1种是不可能的，而第2种也是不实际的，通常要缩短PCB布线长度，可能需要增加布线层数、增加过孔数，从而得不偿失，那么第3种是最好的方法，常用的阻匹配方式有以下几种： 
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1.源端串联匹配
源端串联匹配就是在输出BUFFER上串接一个电阻，使BUFFER的输出阻抗与传输线阻抗一致;此电阻在PCB设计时应尽量靠近输出BUFFER放置 ，常用的值为：33殴姆。 对于TTL或CMOS驱动，信号在逻辑高及低状态时均具有不同的输出阻抗，而一些负载器件可能具有不同的输入输出阻抗，不能简单的得知，所以在使用串联端接匹配时，在具有输入输出阻抗不一致的条件下，可能不是最佳的选择;在布线终端上存在集总线型负载或单一元件时，串联匹配是最佳的选择; 串联电阻的大小由下式决定： R=ZO-R0 ZO--传输线阻抗 R0--BUFFER输出阻抗 串联匹配的优点：提供较慢的上升时间，减少反系量，产生更小的EMI，从而降低过冲，增加信号的传输质量; 串联匹配的缺点：当TTL/CMOS出现在同一网络上时，在驱动分布负载时，通常不能使用串联匹配方式。 |
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2.终端并联匹配
由在走线路径上的某一端连接单个电阻构成，这个电阻的阻值必须等于传输线所要求的电阻值，电阻的另一端接电源或地;简单的并联匹配很少用于CMOS与TTL设计中; 并联匹配的优点：可用于分布负载，并能够全部吸收传输波以消除反射; 并联匹配的缺点：需额外增加电路的功耗，会降低噪声容限。 |
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3.戴维南匹配
Vref=R2/(R1+R2)·V Vref--输入负载所要求的电压；V--电压源； R1---上拉电阻 ；R2--下拉电阻 当R1=R2时，对高低逻辑的驱动要求均是相同的，对有些逻辑系列可能不能接受; 当R1>R2时，逻辑低对电流的要求比逻辑高大，这种情况对TTL与COMS器件是不能工作的; 当R1 戴维南匹配的优点: 能够全部吸收传输波以消除反射，尤其适合用于总线使用; 戴维南匹配的缺点：需额外增加电路的功耗，会降低噪声容限; |
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4.RC网络匹配
端接电阻应该等于传输线的阻抗Z0，而电容一般非常小(20PF--600PF);RC网络的时间常数必须大于两倍的信号传输延时时间; RC端接匹配的优点：可在分布负载及总线布线中使用，它完全吸收发送波，可以消除反射，并且具有很低的直流功率损耗; RC端接的缺点：它将使非常高速的信号速率降低，RC电路的时间常数选择不好会导致电路存在反射，对于高频、快速上升的信号应多加注意。 |
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加入小组17626.6标准中关于CDN的疑问？以及实际钳注入测试中是否需要对AE和EUT同时接CDN？
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