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我正在使用Spartan-6 PLL来消除时钟抖动，我在设置VCO频率方面有很大的灵活性（通过操纵M + D值以及DCM馈送PLL的参数）。
UG382，第102页，“目标是使D和M值尽可能小，同时保持f_VCO尽可能高”，这似乎意味着当VCO频率尽可能高但仍然在 数据表参数 - 约1Ghz。 这是真的？ 我不是模拟人，但在所有条件相同的情况下，我怀疑电路通常在其规格的外部极限下表现不佳。 如果重要，我只使用PLL进行抖动滤波。 以上来自于谷歌翻译 以下为原文 I'm using a Spartan-6 PLL to remove clock jitter, and I have a lot of flexibility in what I set the VCO frequency to (by manipulating the M+D values as well as the parameters on the DCM feeding the PLL). UG382, page 102, says "the goal is to make D and M values as small as possible while keeping f_VCO as high as possible" which seems to imply that the PLL performs best when the VCO frequency is as high as possible yet still within the datasheet parameters -- around 1Ghz. Is this true? I'm not an analog guy, but all things being equal I'd suspect that circuits don't generally perform best at the outer limits of their specifications. If it matters, I am using the PLL only for jitter filtering. 
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VCO频率越高，通常输出端的抖动就越小，因此如果可以将VCO保持在允许范围的顶部。
-------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 The higher the VCO frequency then usually the less jitter is seen on the output so if you can keep the VCO at the top of its allowed range.------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. -------------------------------------------------------------------------View solution in original post |
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VCO频率越高，通常输出端的抖动就越小，因此如果可以将VCO保持在允许范围的顶部。
-------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 The higher the VCO frequency then usually the less jitter is seen on the output so if you can keep the VCO at the top of its allowed range.------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
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我不知道Xilinx PLL的内部结构，但通常情况下，运行较高频率的PLL具有相对较短的反馈环路，如果考虑后续时钟分频。
以上来自于谷歌翻译 以下为原文 I do not know about the internal structures of the Xilinx PLLs, but usually, PLLs running on higher freqs have a relatively shorter feedback loop, if you take the subsequent clock division into account. |
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