无法保存corect inputdata

你好。
我懂一点英语。
126pin生成10us周期时，我无法保存corect inputdata。
我的代码：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;实体lop是端口（clk：在STD_LOGIC中; o：out std_logic_vector（0到125）;  -  10us周期t：
out std_logic;  - 检查corect保存数据int2：在std_logic中;  - 保存数据a：在std_logic_vector（7 downto 0））;  - 结束lop中的8位数据;体系结构lop的行为是------
-  -  -  -  -  -  - 信号 -  -  -  -  -  -  -  -  -  -  -  -  -  -  -  -  - -
--- signal qq：std_logic_vector（0到125）;信号tim：整数范围0到10：= 0; ----------------- array -------
-------------------------类型ramm是std_logic_vector的数组（0到4063）（7 downto 0）;共享变量ram：ramm;  -
-  -  -  -  -  -  -  -  - 保存数据 -  -  -  -  -  -  -  -  -  -  -  -  -  -  -
beginprocess（int2）变量cnt：整数范围0到4063：= 0; beginif（rising_edge（int2））然后ram（cnt）：= a;
cnt：= cnt + 1;结束if;结束进程; -------------输出10us ----------------------
------ process（clk）beginif（clk'event和clk ='1'）thentim if tim = 10 then qq end if if; end if; end process; o -----------
------------检查数据------------------------------------
倾向于行为;
帮我PLZ。



以下为原文

Hi.
I understand a little english.
I can't save corect input data when 126pin generate 10us cycle.
my code:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity lop is
    Port ( clk : in  STD_LOGIC;
           o :  out  std_logic_vector(0 to 125);--10us cycle
           t :  out  std_logic;--check for corect save data
           int2 :  in  std_logic;--save data
           a: in std_logic_vector(7 downto 0));--8 bit data in
end lop;
architecture Behavioral of lop is
--------------------signal--------------------------------------
signal qq:std_logic_vector(0 to 125);
signal tim:integer range 0 to 10:=0;
-----------------array--------------------------------
type ramm is array(0 to 4063)of std_logic_vector(7 downto 0);
shared variable ram:ramm;
--------------------save data------------------------------
begin
process(int2)
variable cnt:integer range 0 to 4063:=0;
begin
if(rising_edge(int2))then
       ram(cnt):=a;
       cnt:=cnt+1;
end if;
end process;
-------------output  10us----------------------------
process(clk)
begin

if(clk' event and clk='1')then

tim<=tim+1;
   if tim=10 then
   qq<=not qq;
   end if;
end if;
end process;
o<=qq;
-----------------------check data------------------------------------
t<='1' when "11111111"=ram(4063) else'0';--check for corect data
end Behavioral;help me plz.