如何实现代码执行的延迟？

像你展示的延迟是不可综合的。
我认为你必须使用时钟和计数器来延迟一定数量的时钟脉冲。
对于这么长的延迟，你会想要使用慢速时钟。
-Roy
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--------------------------不要忘记回复，不要接受作为解决方案-----------
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以下为原文

Delays like the one you show are not synthesizable.  I think you would have to use a clock and a counter to delay a certain number of clock pulses.  For delays this long you would want to use a slow clock.
 
-Roy
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Don't forget to reply, kudo, and accept as solution
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你能不能详细介绍这个时钟概念
谢谢



以下为原文

Can u kindly gointo detail of this clock concept
thanks

时钟和同步设计的概念对于数字设计是绝对必要的。
如果你不知道如何描述一个计数器，或者至少是一个注册表，那么你应该停止你正在做的事情，并获得一本关于Verilog或VHDL的好书。
哎呀，如果你要学习Verilog或VHDL，你也应该投入一些逻辑设计。
我可以学习如何阅读音乐，但这并不能让我成为一名作曲家。
出于同样的原因，如果你不知道什么是翻转翻转或计数器，那么编写关于触发器和计数器的所有这些花哨的代码并没有多大意义。
和状态机。
这些肯定会派上用场。
这是一个逻辑设计的教程/资源网站。
这是一些关于数字逻辑设计的书籍清单。
这是在线教程的链接表。
在线Verilog教程。
和在线VHDL教程（如果你感到幸运！）。
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

The concept of clocks and synchronous design is absolutely essential to digital design. If you do not know how to describe a counter, or at least a register for that matter, then you should stop what you're doing and get a good book on Verilog or VHDL.

Heck, if you're going to learn Verilog or VHDL, you should toss in some Logic Design as well.  I can learn how to read music, but that doesn't make me a composer.  By the same token, there's not much point in writing all this fancy code about flipflops and counters if you don't know what a flipflip or a counter is.
 
And state machines.  Those will definitely come in handy.
 
Here's a tutorial/resource website for logic design.
Here is a list of some books about digital logic design.
Here's a table of links for online tutorials.
An online Verilog tutorial.
And an online VHDL tutorial (if you feel lucky!).
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

你好，
你是对的
我不是在空中开火。
目前我正在读三本书。
Verilog by Samir Plantkir
Morris Mano的数字化设计
和Cleiti的书。
这些书籍在数字设计领域是最好的。
我有很好的D-Flip Flops，T触发器，JK触发器，它们的激励表，
STG等等。
我知道如何去除时钟信号。
无论如何，谢谢。
唯一的问题是我不知道怎么把这一切都放在verilog中，这就是为什么我在这里



以下为原文

hi awillen,
u r absolutely right
I am not firing in the air. At present i am reading three books.
Verilog by Samir Plantkir
Digital Design of Morris Mano
and book of Cleiti. These books are best in the world of digital design.
And i have good concepts of D-Flip Flops, T flip Flops, JK flip Flops, their excitation tables, 
STGs and many more. 
i know how to desctribe clocked signal as well. Anyways thanks .
the only problem is that i dont know how to putup all this in verilog and thats why i am here
 
 

模块时钟（时钟，复位，零，二，选择）;
输入时钟，复位;
输出零，两个;
输入选择;
reg zero，two;
reg [23：0]柜台;
reg select_d;
总是@（posedge clock） 
select_d
总是@（posedge clock） 
如果（复位） 
计数器 
否则if（~select＆amp; select_d） 
计数器 
否则if（counter！= 0） 
计数器
总是@（posedge clock） 
两个=〜选择;
总是@（posedge clock） 
如果（复位） 
零 
否则if（counter == 1） 
零 
否则如果（选择） 
零 
endmodule



以下为原文



module clock(clock,reset,zero,two,select);  input clock,reset;  output zero,two;  input select;    reg zero,two;  reg [23:0] counter;  reg select_d;    always @(posedge clock)    select_d <= select;    always @(posedge clock)    if(reset)       counter<=0;    else if(~select&select_d)      counter<=24'hFFFFF0;    else if(counter!=0)      counter<=counter-1;    always @(posedge clock)    two = ~select;    always @(posedge clock)    if(reset)      zero <= 0;    else if(counter==1)      zero <= 1;    else if(select)      zero <= 0;      endmodule