ADS801输出不稳定

脑洞大赛9 发表于 2019-5-24 07:23
是哪些位在跳？如果是低几位在跳，那是很正常的，因为这颗芯片的有效位（ENOB）只有10.3位，就是说低两位是被噪声淹没的。所以有跳动很正常。

上海四通仪表 发表于 2019-5-24 07:36
谢谢你的回复！但是高位也在跳，有效位（ENOB）只有10.3位？数据手册上没有说啊。这是我的原理图，时钟是ARM的PWM引脚输出的25Khz，
输入接的3.3V的电源端。

a7215433 发表于 2019-5-24 07:48
你好！
SNR与ENOB之间存在这样的关系：SNR = 6.02N + 1.76dB
从datasheet上看，在CLK=500Khz，常温下，SNR=64~66db，计算可以得到ENOB=10.3~10.67

上海四通仪表 发表于 2019-5-24 08:07
数据手册里对时钟的要求是：the duty cycle of the clock should be held at 50% with low jitter and fast rise-and-fall times of 2ns or less。但是我给时钟上升时间有50ns，2ns的上升时间不可能做到。应该是ADC带来的跳动，只有最低位一直为高，其他位都在跳，电路应该没有问题吧？会不会与ADC的GND引脚的解法有关呢？ ...

上海四通仪表 发表于 2019-5-24 08:38
那用单片机读到的数据不是一直在变的吗？那我怎么知道什么时候是有效数据呢？这个ADC只有O/E/使能控制信号，它是一直在不停的转换的吗？12.5ns的delay time，这段时间输出的是上一次转换的数据么？数据手册里有这样一句话：Since there are two pipeline stages per external clock cycle,there is a 6.5 clock cycle data  ...

上海四通仪表 发表于 2019-5-24 08:38
那用单片机读到的数据不是一直在变的吗？那我怎么知道什么时候是有效数据呢？这个ADC只有O/E/使能控制信号，它是一直在不停的转换的吗？12.5ns的delay time，这段时间输出的是上一次转换的数据么？数据手册里有这样一句话：Since there are two pipeline stages per external clock cycle,there is a 6.5 clock cycle data  ...

上海四通仪表 发表于 2019-5-24 09:21
是的，模拟地和数字地，他们通过一个0欧的电阻相连，但是ADS801的GND引脚没有分数字地和模拟地，所以我都接的GNDA，这样有问题吗？

脑洞大赛9 发表于 2019-5-24 09:29
把两个接口芯片的电源断掉，单测ADC，看看会不会出现高低电平的问题。

脑洞大赛9 发表于 2019-5-24 10:01
你的输入信号是正弦波？多少幅度多高频率？如果输入是正弦波，那D8高低电平跳是很正常的。你试试直流信号输入时，输出的信号是什么样的。最好能把数据一并抓下来再分析。另外注意一下码型不要搞错了，码型在第10页表1有介绍。 ...

上海四通仪表 发表于 2019-5-24 10:36
现在好像只有D8~D12位在跳其他几位没跳了