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首先非常感谢您的回复，这个问题确实纠结好久。目前，我的FPGA分频输出的给AD1271的CLK为760KHZ左右。拉低了500个时钟周期是指拉低了760KHZ的CLK时钟周期。 电路图如附件，其中DVDD为1.8V，VREF为2.5V，测试电压供电正常。 |
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60user20 发表于 2019-5-16 13:21 你好： 我在用6片ADS1271链式连接，SPI通信时，一段时间内连续接收数据，但每隔一段时间接收就会出现1个异常数据，这大概会是什么原因？谢谢！ |
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