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嗨，
我的要求是将120MHZ时钟分频为12Mhz。 可用于FPGA的输入（120Mhz）是正弦波。 我可以将正弦波输入到FPGA输入吗？ 我正在使用DCM来划分频率。 建议请 谢谢 以上来自于谷歌翻译 以下为原文 Hi, My requirement is to divide 120MHZ clock to 12Mhz. The input (120Mhz) availble to the FPGA is a sinewave. Can i do feed the sinewave to the FPGA input? I am using the DCM to divide the frequency. Advice please Thanks 
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如果电压摆动对应于某些逻辑标准，则可以使用正弦波。
在120 MHz时，正弦波具有相对较长的上升时间，当它通过阈值区域时会产生时钟毛刺问题，特别是如果任何其他系统噪声耦合到该信号中。 通过确保没有信号切换FPGA的相邻IOB，可以减少这种噪声，实际上您可能希望将它们接地。 但是，最好在进入DCM之前使用外部缓冲区对正弦波进行平方。 120 MHz正弦波的来源是什么？ 波形上的最大和最小电压是多少？ 问候， 的Gabor - Gabor 以上来自于谷歌翻译 以下为原文 It may be possible to use the sine wave if the voltage swing corresponds to some logic standard. At 120 MHz a sine wave has a relatively long rise time that could create problems with clocking glitches as it goes through the threshold region, especially if any other system noise couples in to this signal. This noise can be reduced by making sure you don't have signals switching on the adjacent IOB's of the FPGA, in fact you may want to ground them. However it would be best to use an external buffer to square up the sine wave before going into the DCM. What is the source of your 120 MHz sine wave? What is the maximum and minimum voltage on the waveform? Regards, Gabor -- Gabor |
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现在我有方波输入，它工作正常。
这是另外一个问题。 我使用两个DCM来除以10个输入时钟，两个都有不同的时钟源（120Mhz）。 类似于具有相同时钟偏差或传播延迟的来自DCM的输出两者，这在地点和路径模拟之后不会发生。 任何人都可以建议如何实现这一目标？ 我附上了波形。 以上来自于谷歌翻译 以下为原文 Now i have got the square wave input and it's working fine. Here is one more question. I am using two DCMs to get divide by 10 of the input clocks, both are having different source of clock (120Mhz). Like to have both divide by output from the DCMs with same clock skew or propagation delay, which is not happening after place&route simulation. Can anybody suggest how to acheive this? I have attached the waveform. |
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在上面的图像我要求varclkdiv10和refclkdiv10应该有相同的延迟。
以上来自于谷歌翻译 以下为原文 In the above Image i require the varclkdiv10 and refclkdiv10 should come with same delay. |
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只有小组成员才能发言，加入小组>>
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