[问答]

非阻塞分配是如何按顺序或并行执行的？

问答对人有帮助，内容完整，我也想知道答案 0 嗨！我不明白非阻塞分配是如何按顺序或并行执行的？永远@（posedge clk）开始 x = 2; y = x; 结束 VS 永远@（posedge clk）叉子 x = 2; y = x; 加入 VS 赋值x = 2; 赋值y = x; 我不了解硬件级别的情况。在什么情况下可能会出现种族情况？如果所有这些按顺序执行有什么好处？谢谢！以上来自于谷歌翻译以下为原文 Hi! I don't understand how non blocking assignments are executed in sequence or in parallel? always @(posedge clk)beginx = 2;y = x;endvsalways @(posedge clk)forkx = 2;y = x;join vs assign x = 2; assign y = x; I don't grasp what is happening at the hardware level. In what cases race condition might occur? If all those are executed in sequence what are the advantages? Thank you! 0
2019-4-22 10:02:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报楚红梅相关推荐 • 阻塞与非阻塞赋值的区别是什么？ 1731 • Verilog中阻塞赋值与非阻塞赋值的区别是什么 1329 • FPGA在阻塞赋值中说是前边赋值阻塞后边赋值，但是看波形是同时变化 1053 • 同步与异步，阻塞与非阻塞的区别是什么 1820 • Verilog过程赋值语句提问 3231 • 新手请教一个赋值语句问题 2952 • linux串口通信阻塞与非阻塞问题。 6411 • 事件结构中有多个事件怎么按顺序依次执行 3726 • FPGA刚学4天，新手请教几个问题 1967 • 非阻塞式如何读取矩阵按键？ 756 2个回答

答案对人有帮助，有参考价值 0 @alexmiculescuminor评论：非阻塞作业用'

2019-4-22 10:10:20 评论举报陈苏文

答案对人有帮助，有参考价值 0 在硬件中它是全部并行的。但是，综合工具能够使并行硬件像顺序执行一样 - 因此阻塞分配“看起来”是顺序的，即使它们不是。不应该出现条件。据我所知，不可能导致实际上可以合成的竞争条件; 竞争条件往往会导致合成期间出现多个驱动程序错误。您可以在硬件中获得竞争条件（例如，在相关时钟边沿之前没有完全到达触发器的信号）但如果设计被正确约束并且它通过时序则不会发生这种情况。简而言之，如果你看到竞争条件，工具可能会抛出错误或警告。以上来自于谷歌翻译以下为原文 In hardware it's all parallel. However, the synthesis tool is able to make the parallel hardware act like it's doing sequential execution - so blocking assignments "look" sequential even though they aren't. Race conditions should not occur. As far as I know, it's not possible to cause a race condition that can actually be synthesized; race conditions tend to result in multiple-driver errors during synthesis. You can get race conditions in hardware (eg. a signal that doesn't quite reach the flip-flop before the relevant clock edge) but those shouldn't occur if the design is correctly constrained and it passes timing. In short, if you're seeing race conditions, the tools will probably be throwing either errors or warnings.

2019-4-22 10:29:16 评论举报姜雨孜