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10 个讨论
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nwyerwer 发表于 2019-4-8 08:07 感谢专家！请问一下这里PG-VCore1连接到另一个TPS62130的EN脚是什么意思了？也是一种顺序启动？是先启动上图的TPS62130，然后再启动下图的TPS62130。谢谢 |
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nwyerwer 发表于 2019-4-8 08:07 感谢专家！请问一下这里PG-VCore1连接到另一个TPS62130的EN脚是什么意思了？也是一种顺序启动？是先启动上图的TPS62130，然后再启动下图的TPS62130。谢谢！ |
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好副本不敌 发表于 2019-4-8 08:17 Hi 这也是一种时序的控制方法。 PG置高代表这个芯片输出正常了，否者是置低的。当这个芯片置高后用PG信号启动另一个芯片，从而实现2个芯片的先后启动。多个芯片一样可以这样用。 |
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nwyerwer 发表于 2019-4-8 08:45 您好： 我也用 TPS62130RGTT 芯片给FPGA做上电时序，但是发现一个问题： 这个芯片经过多级使能（前一级PG连去下一级芯片的EN）之后，当最开始那级芯片EN为低电平时，最后几路电压并不能真正的掉电。 EN_FPGA_1V2信号为低电平（约100mV）时，VDD_1V2_FPGA输出并不能真正关断，会有300mV左右电压输出； 这样导致下一级芯片的EN信号会有300mV左右，VDD_1V8_FPGA输出有0.5~0.6V电压。 再下一级芯片EN信号有0.5~0.6V电压，导致VDD_1V5_FPGA会有0.9V左右输出。 这样，最后一级芯片EN信号为0.9V，导致3.3V输出一直是有的，不会随着前面电压掉电。 请问TI工程师们对此有什么建议？ |
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建议参考一下：http://www.ti.com.cn/cn/lit/an/slva470a/slva470a.pdf |
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你应该将PG直接用100k与Vout相连接，把下面的100K删除，直接接地看看。 |
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谢谢您提供的文档。该文档说的是上电时序控制（我贴的那个电源方案上电时序方面是没问题的），但我遇到的是掉电问题，芯片不能正常掉电。 设计时候我有考虑过只加上拉，去掉下拉的情况。但是根据您提供的文档，芯片供电正常，EN为低电平时候，PG脚的状态是应该是悬空状态（PG脚的MOS管不导通，100K上拉的电源也无输出）。 基于这种情况我加了下拉电阻，确保当EN为低电平时候，PG不会输出悬空状态，而是输出低电平。 |
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