使用VIVADO IDE设计的最有效方法是什么？

早安Xilinx Communitry，
我有一个关于VIVADO IP中心设计流程的问题。
设计针对Xilinx FPGA的数字逻辑不仅仅有一种方法。
您可以使用HLS和HDL进行设计。
您可以使用纯HDL。
使用vivado，您现在可以使用IP集成商，在其中使用IP创建块设计。
使用VIVADO IDE设计的最有效方法是什么？
Vivado IDE似乎基于使用和以IP为中心的设计流程，这意味着顶层设计是纯粹的IP构建。
这意味着用户必须为所有HDL模块制作自定义IP并将其打包为IP。
这可能导致管理大量自定义IP甚至嵌套自定义IP。
（在另一个自定义IP中使用自定义IP）
这是大多数设计师采用的设计方法吗？
公司如何成功地将修订控制与所有这些自定义IP一起使用？
例如，
如果我有一个简单的项目，我想用窗口函数调制正弦波和余弦波。
我做了顶级项目，我创建了一个块设计。
我添加dds编译器IP并配置它。
然后，我想添加自定义逻辑，使用存储在块ram中的窗口函数调制DDS的输出。
我不想将正弦和cose混合在一辆公共汽车上。
我还希望ps能够配置DDS并写入块ram以动态更改窗口功能。
我是否会为PS到PL通信创建自定义IP（一种通信模块，它将PS中的所有信息传递给PL并将其传递给正确的IP）。
我还会为Modulation创建一个自定义IP，为MUX创建一个自定义IP。
这将给我留下3个自定义IP来管理这个简单的项目。
这是Xilinx开发Vivado时的设计流程吗？
或者我错过了什么？
让我担心的是版本控制。
谢谢
C



以下为原文

Good Morning Xilinx Communitry,

I have a question about VIVADO IP centric design flow.  There isn't just one way to design digital logic targeted at a Xilinx fpga.  You could use HLS and HDL to make your design.  You can use purely HDL.  With vivado you can now use IP integrator in which it is using IP to create a Block design.  What is the most efficient way to design using the VIVADO IDE?

The Vivado IDE seems to be based around using and IP centric design flow meaning that the top level design is built of purely IP.  This means the user will have to make custom IP for all HDL modules and package them as IP.

This could lead to managing a lot of custom IP and even nested custom IP.  (Using a custom IP in another custom IP)

Is this the design approach most designers are taking?  How could a company successfully use revision control with all these custom IP?

For example,

If I have a simple project where I want to modulate a sine and cos wave with a window function.  I make the top level project, I create a block design.  I add dds compiler IP and configure it.  I then want to add custom logic to modulate the output of the DDS with a window function that is stored in a block ram.  I than want to mux the sine and cose windowed on an single bus.   I also want the ps to be able to config the DDS and write to the block ram to change the window function on the fly.   Would I create Custom IP for the PS to PL communication (A communication module that takes all the information from the PS to the PL and passes it to the correct IP).  Would I also create a custom IP for the Modulation and one for the MUX.  That would leave me 3 custom IP to manage in this simple project.

Is this the kind of design flow Xilinx had in mind when developing Vivado?   Or am I missing something?  What worries me is the Version control.

Thanks
C