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我正在研究一个项目,其中“有些”时间敏感的一系列脉冲通过CPLD来打开/关闭IR LED。
输入信号看起来像这样; 输入“触发”信号有一系列4个脉冲(上升沿),高1.52ms,然后1.36ms低(4次),然后是14.5ms低“静默时间”,然后重复该过程。 问题在于,在每个脉冲的“高”阶段期间,存在具有足够幅度的噪声以导致错误的转换高/低。 我想重新创建这个脉冲序列,只使用“初始”输入触发信号边沿的上升沿,然后发出我自己内部生成的高= 1.52ms - >低= 1.36ms,持续4x然后停止低,忽略任何新输入 在10.3ms的持续时间内触发抽出这4个脉冲的系列,然后在5ms“阻断”周期后等待下一个“良好”的上升沿(这允许输入触发信号时间足够安静)。 我很欣赏任何想法。 谢谢 以上来自于谷歌翻译 以下为原文 I'm working on a project where a "somewhat" time sensitive series of pulses passes through a CPLD to turn on/off an IR LED. the input signal looks like this; An input "trigger" signal has a series of 4 pulses (rising edge) that are 1.52ms high, then 1.36ms low (4 times), followed by a 14.5ms low "quiet time" and then the process repeats. The problem is that during the "high" phase of each pulse there is noise with sufficient amplitude to cause false transistions high/low. I want to recreate this pulse train and only use the rising edge of the "initial" input trigger signal edge, then send out my own internally generated high=1.52ms -> low=1.36ms for 4x then stop low, ignoring any new input triggers during the 10.3ms duration it takes to pump out this series of 4 pulses, then wait for the next "good" rising edge after a 5ms "block out" period (this allows the input trigger signal time enough to get quiet). I'd appreciate any ideas. Thanks |
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3个回答
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嗨,
CPLD内部没有时钟模块来控制高低电平时间。 您需要使用带有MMCM / PLL模块的FPGA来执行此类占空比控制。 谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi, There is no clock module inside the CPLD to control the high low time. you need to use an FPGA with an MMCM/PLL module to do such duty cycle control. Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
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嗨,
检查此AR以了解如何划分时钟但不占用占空比。 -http://www.xilinx.com/support/answers/21200.html 谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi, Check this AR to know how to divide clock but nothing on the duty cycle. -http://www.xilinx.com/support/answers/21200.html Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
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切换到FPGA是一种设计变更,是不可能的。
此外,我已经完成了占空比,并且可以使用8MHz输入时钟作为时钟源,在CPLD中自行重建脉冲时序。 问题是,如何以不可重复的一击开始这个? 谢谢 以上来自于谷歌翻译 以下为原文 Switching to an FPGA is a design change and not possible. Besides, I already have the duty cycle worked out and can recreate the pulse timing on my own in the CPLD using the 8MHz input clock as a clock source. The question is, how to do I kick this off with a non-retrigerable one shot? Thanks |
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只有小组成员才能发言,加入小组>>
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