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实现循环移位寄存器的最佳方法是什么？
在FPGA运行时可以配置谁的长度？ 1）BRAM（1位输出）。 递增地址并根据length参数将其重置为零。 以并行方式加载内容。 2）???? 是否有任何其他方法可以使用任何其他原语。 以上来自于谷歌翻译 以下为原文 What is the best approach for implementing a circular shift register . Whose length can be configured while the FPGA is running?. 1) BRAM (1-bit output) . Increment the address and reset it to zero based on the length parameter. LOad the content in a parallel fashion . 2) ???? Is there any other approach where any other primitive can be used . 
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嗨，
“以并行方式加载内容”是什么意思？ DP-BRAM可以配置为在其数据端口具有不同的字宽，但是这些不能超过BRAM的最大字长（例如18位）。 因此，如果需要，您可以进行一些明智的并行加载，或者花费多个时钟周期来满载SR。 此外，如果为可配置的SR大小创建一些逻辑，如果大小不是并行字宽的整数倍，则会遇到困难。 了解最大长度对于识别可能的替代解决方案是有用的。 有一个很好的综合 Eilert 以上来自于谷歌翻译 以下为原文 Hi, what do you mean with "Load the content in a parallel fashion ." A DP-BRAM can be configured do have different word widths at its data ports, but these can not exceed the maximum word size of the BRAM, (e.g. 18 Bits). So, you can make some word wise parallel loading if needed, or spend a number of clock cycles for a full load of the SR. Also, if you create some logic for a configurable SR size, you will experience difficulties if the size is not an integer multiple of the parallel word width. Knowing the maximum length would be useful to identify possible alternative solutions. Have a nice synthesis Eilert |
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嗨，
如此小的SR可以用FF和一些MUX来完成，以选择输出抽头。 一些较新的FPGA系列已经在单个LUT中实现了这样的功能，但是您无法执行并行LOAD。 有一个很好的合成 Eilert 以上来自于谷歌翻译 以下为原文 Hi, such a small SR can be done with FFs and some MUX to select the output tap. Some of the more recent FPGA families have such a feature already implemented in a single LUT, but then you can not perform a parallel LOAD. Have a nice syntheis Eilert |
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