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电子发烧友论坛
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你好
最近，我遇到了关于axi vdma fsync设置的问题。 在我的项目中，我想使用一个AXI VDMA和AXI Pcore来加速Zedboard上的算法。 我的数据流是DDR-> VDMA MM2S-> PCORE-> VDMA S2MM-> DDR 如果fsync = 0，axi vdma在free中运行，VDMA和PCORE运行正常。 此外，根据此建议http://www.xilinx.com/support/answers/53281.html，设置FSYNC = 3，C_USE_FSYNC = 3并将S2MM_DMACR寄存器更改为0x10043，结果是错误的。 我上传了我的EDK项目。 ------------ SW ------- 寄存器状态在这里（hsize = 316 * 16，vsize = 252）： VDMA WRITE通道状态：PARKPTR = 0x00000000 ------------------ S2MM_DMACR = 0x00010043 S2MM_DMASR = 0x00010000 S2MM_STRD_FRMDLY = 0x13C0 S2MM_START_ADDR0 = 0x10000000 S2MM_HSIZE = 316 * 16 S2MM_VSIZE = 252 ---- ------------ S2MM_HSIZE_STATUS = 0x00000000 S2MM_VSIZE_STATUS = 0x00000000 ---------------- VDMA READ通道状态：PARKPTR = 0x00000000 ------------------ MM2S_DMACR = 0x00010003 MM2S_DMASR = 0x00010000 MM2S_STRD_FRMDLY = 0x13C0 MM2S_START_ADDR0 = 0x12000000 MM2S_HSIZE = 316 * 16 MM2S_VSIZE = 252 ---- ------------ VDMA配置有什么问题吗？ 最好的祝福！ system.mhs 11 KB 以上来自于谷歌翻译 以下为原文 Hi Recently, i met a problem about axi vdma fsync setting. In my project, I want to use one AXI VDMA and AXI Pcore for algorithm accelerating on Zedboard. My data flow is DDR->VDMA MM2S-> PCORE->VDMA S2MM->DDR if fsync = 0, axi vdma runs in free, VDMA and PCORE runs OK. Moreover, according this recommendations http://www.xilinx.com/support/answers/53281.html, set FSYNC = 3, C_USE_FSYNC = 3 and change the S2MM_DMACR register to 0x10043, the results are error. i upload my EDK project. ------------SW------- The registers status is here(the hsize = 316*16, vsize = 252): VDMA WRITE Channel Status: PARKPTR = 0x00000000 ------------------ S2MM_DMACR = 0x00010043 S2MM_DMASR = 0x00010000 S2MM_STRD_FRMDLY = 0x13C0 S2MM_START_ADDR0 = 0x10000000 S2MM_HSIZE = 316*16 S2MM_VSIZE = 252 ---------------- S2MM_HSIZE_STATUS= 0x00000000 S2MM_VSIZE_STATUS= 0x00000000 ---------------- VDMA READ Channel Status: PARKPTR = 0x00000000 ------------------ MM2S_DMACR = 0x00010003 MM2S_DMASR = 0x00010000 MM2S_STRD_FRMDLY = 0x13C0 MM2S_START_ADDR0 = 0x12000000 MM2S_HSIZE = 316*16 MM2S_VSIZE = 252 ---------------- Is there any problem about the VDMA configuration? Best Regards! system.mhs 11 KB 
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4个回答
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究竟是什么问题？
我没有看到任何错误被报道...... www.xilinx.com 以上来自于谷歌翻译 以下为原文 What exactly is the problem? I don't see any errors being reported...www.xilinx.com |
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处理的pcore处理的输出数据是错误当设置FSYNC = 3时，设置FSYNC = 0时，处理的pcore输出数据是正确的。
我怀疑问题可能是vdma配置。 以上来自于谷歌翻译 以下为原文 The output data form pcore processed is error When setting FSYNC = 3, but output data from pcore processed is correct when setting FSYNC = 0. I suspect the problem may be the vdma configuration. |
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那么，AR中的建议是基于对您的设计的一些假设。
当然有一些使用情况，将C_USE_FSYNC参数设置为不同更有意义。我的问题是：如果将其设置为0有效，为什么不坚持使用？ www.xilinx.com 以上来自于谷歌翻译 以下为原文 Well, the recommendations in that AR are based on some assumptions about your design. There are certainly use cases where it makes more sense to set C_USE_FSYNC parameter to something different. My question is: if setting it to 0 works, why not just stick with that?www.xilinx.com |
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感谢您的回复。
首先，让我介绍一下我的项目如图所示。 现在设置FSYNC = 0 forvdma0和vdma1，我只是使用nano_sleep来等待vdma I / O通信，它工作正常。 但是有一些错误。 问题： 1.当我的电脑具有高延迟时，vdma s2mm频道会传输意外结果。 例如，当我将两个pcores集成到一个pcore中时，不幸的是，结果不合适。 2.有时底部的几行不合适，有时候工作正常。 所以我认为FYSNC = 3对我的项目来说是一个更好的模式，我尝试调试VDMA FSYNC = 3模式。 以上来自于谷歌翻译 以下为原文 Thank you for reply. First, let me introduce my project as shown in the image. Now setting FSYNC = 0 for vdma0 and vdma1, i just use nano_sleep for waiting vdma I/O communication, it works OK. but there are some bugs. Problems: 1. When my pcore have high latency, the vdma s2mm channel transfers the unexpected results. For example, when i intergrat two pcores into only one pcore, unfortually, the results are not proper. 2. Sometimes the bottom few lines are not proper, sometimes it works OK. So i think FYSNC = 3 is a better mode for my project, and I try to debug VDMA FSYNC=3 mode. |
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