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你好。
首先,我很抱歉我的英语很弱。 我正在使用谷歌翻译。 :-) 因此,我想详细解释,但我不能。 我想知道这条消息的标题。 为什么不能用实数来实现VHDL? 如果我在端口中声明了实数,那么它不是合成的。我应该在vhdl中计算实数?在除法运算符的情况下,错误消息是“必须具有常量操作数或第一个操作数必须是2的幂”。 我认为vhdl关注数字运营的原因不需要实数操作。 它似乎没有适当的回应。 这是正确的吗?我等待每个人的答案。 谢谢。 附: 我会追加我的简单来源 -------------------------------------------------- -----------库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;使用IEEE.MATH_REAL.ALL;使用IEEE.NUMERIC_STD.ALL; 实体Test_Function_Mod是 port(x,y:in integer; sum,sub,mul,div:out integer); end Test_Function_Mod; 体系结构Test_Function_Mod的行为是函数加法(a,b:实际)返回实数i***eginreturn(a + b);结束; 函数减法(a,b:real)返回real i***eginreturn(a - b); end; 函数乘法(a,b:real)返回real i***eginreturn(a * b); end; 功能部门(a,b:真实)返回真实的i***eginreturn(a / b);结束; 开始进程(x,y)变量a:real; 开始a:=加法(real(x),real(y)); sum a:=减法(real(x),real(y)); sub a:=乘法(real(x),real(y)); mul a:= Division(real(x),real(y)); 结束过程; 结束行为; ---------------------------------------------- 以上来自于谷歌翻译 以下为原文 Hello. First, I'm sorry in advance a weak my English. I'm using google translation. :-) therefore, i want to explain for detail, but i can't. I want to know for this message's title. Why can't implement VHDL by real number? If I declared the real number in port, it was not synthetic. what should I calculate the real number in vhdl? In the case of division operator, the error message is "must have constant operands or first operand must be power of 2". i think reason that vhdl focus digital operations so not need real number operations. it does not seem to respond appropriately. Is that correct? I wait for the answers everyone. Thank you. p.s. I will append My simple source ------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.MATH_REAL.ALL; use IEEE.NUMERIC_STD.ALL; entity Test_Function_Mod is port( x, y : in integer; sum, sub, mul, div : out integer ); end Test_Function_Mod; architecture Behavioral of Test_Function_Mod is Function Addition( a, b : real ) return real is begin return ( a + b ); end; Function Subtraction( a, b : real ) return real is begin return ( a - b ); end; Function Multiplication( a, b : real ) return real is begin return ( a * b ); end; Function Division( a, b : real ) return real is begin return ( a / b ); end; begin process ( x, y ) variable a : real; begin a := Addition( real(x), real(y) ); sum <= integer(a); a := Subtraction( real(x), real(y) ); sub <= integer(a); a := Multiplication( real(x), real(y) ); mul <= integer(a); a := Division( real(x), real(y) ); div <= integer(a); end process; end Behavioral; ---------------------------------------------- |
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6个回答
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谷歌
整数和实数差 开始阅读。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 integer and real number difference Start reading. Austin Lesea Principal Engineer Xilinx San Jose |
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谢谢回复。
我知道差异整数和实数。 附加源的端口不是整数。 因为,如果端口由实数声明,vhdl没有合成。然后,我停止了错误消息。 以上来自于谷歌翻译 以下为原文 Thank you reply. I know difference integer and real number. The appended source's port is not integer. because, If port declared by real number, vhdl not synthesis. then, I stopped by the error messages. |
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kj004424写道:
谢谢回复。 我知道差异整数和实数。 附加源的端口不是整数。 因为,如果端口由实数声明,vhdl没有合成。然后,我停止了错误消息。 VHDL支持real类型的信号和端口,但大多数合成器都不支持它们,包括XST。 你猜怎么着? 精细手册表明了这一点。 问问自己为什么会这样。 表示实数需要多少位? 小数点在哪里? ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 kj004424 wrote:Signals and ports of type real are supported by VHDL but they are not supported by most synthesizers, including XST. And guess what? The FINE MANUAL indicates this. Ask yourself why this would be the case. How many bits does it take to represent a real number? Where does the decimal point go? ----------------------------Yes, I do this for a living. |
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谢谢回复。
我理解第一句话。 我会找到手册。 然后,第二句。 你指的是签名的,未签名的? 以上来自于谷歌翻译 以下为原文 Thank you reply. I understand First sentence. I will find manual. then, 2nd sentence. Are you referring to the signed, unsigned? |
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VHDL 2008支持浮点和定点类型,但Xilinx XST尚不支持。
这里有一个兼容包:VHDL-2008支持库。 您需要非常熟悉XST工具才能使其正确合成。 我强烈建议阅读:浮点第一。 -------------------------------------------------- -------------------------------我喜欢这些书:Free Range VHDL(免费),http://www.freerangefactory .org / site / pmwiki.php / Main / BooksVHDL for Logic Synthesis,Andrew RushtonFPGA Prototyping by VHDL examples,Pong P Chu 以上来自于谷歌翻译 以下为原文 Floating and fixed point types are supported in VHDL 2008 which is sadly not yet supported by Xilinx XST. There is a compatibility package here: VHDL-2008 Support Library. You will need to be very familiar with the XST tools to get it to synthesize correctly. I would strongly suggesting reading: Floating Point first. --------------------------------------------------------------------------------- I like these books: Free Range VHDL (free), http://www.freerangefactory.org/site/pmwiki.php/Main/Books VHDL for Logic Synthesis, Andrew Rushton FPGA Prototyping by VHDL Examples, Pong P Chu |
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kj004424写道:
然后,第二句。 你指的是签名的,未签名的? 没有。 那些是整数。 显然,实数不是整数。 ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 kj004424 wrote:NO. Those are integers. Obviously real numbers are not integers. ----------------------------Yes, I do this for a living. |
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只有小组成员才能发言,加入小组>>
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请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705,VC707,KC105和KCU1500
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