完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我只是按照示例制作一个简单的GPIO。
生成网表时，会产生如下错误。 错误：EDK：4074 - 实例：MYaxi_gpio_0，PORT：GPIO_IO，连接器：axi_gpio_0_GPIO_IO - 未找到驱动程序 - F： YuMing LED LED MicroBla MicroBla.mhs第196行错误：EDK：440 - platgen因错误而失败！make ：*** [implementation / MicroBla_proc_sys_reset_0_wrapper.ngc]错误2Done！ 屏幕截图也附上了。 任何建议，谢谢。 以上来自于谷歌翻译 以下为原文 I just make a simple GPIO following the sample. When generate the netlist, it give error as below. ERROR:EDK:4074 - INSTANCE: MYaxi_gpio_0, PORT: GPIO_IO, CONNECTOR: axi_gpio_0_GPIO_IO - No driver found - F:YuMingLEDLEDMicroBlaMicroBla.mhs line 196 ERROR:EDK:440 - platgen failed with errors! make: *** [implementation/MicroBla_proc_sys_reset_0_wrapper.ngc] Error 2 Done! The screenshot also attached. Any suggestion, thanks. 
0
|
|
相关推荐
3个回答
|
|
|
提供您的MHS将使其更容易。
您无法通过屏幕截图查看设计中的连接。 你确定MYSIi_gpio_0模块是否正确连接并由AXI总线计时？ 问候， 霍华德 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Providing your MHS would make it easier. It isn't possible to see what connections you have in your design from just your screenshot. Are you sure that the MYaxi_gpio_0 module is correctly connected and clocked by the AXI bus? Regards, Howard ---------- "That which we must learn to do, we learn by doing." - AristotleView solution in original post |
|
|
|
|
|
提供您的MHS将使其更容易。
您无法通过屏幕截图查看设计中的连接。 你确定MYSIi_gpio_0模块是否正确连接并由AXI总线计时？ 问候， 霍华德 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 以上来自于谷歌翻译 以下为原文 Providing your MHS would make it easier. It isn't possible to see what connections you have in your design from just your screenshot. Are you sure that the MYaxi_gpio_0 module is correctly connected and clocked by the AXI bus? Regards, Howard ---------- "That which we must learn to do, we learn by doing." - Aristotle |
|
|
|
|
|
我也设置了GPIO_IO的端口，然后就可以了。
最初，我只设置GPIO_IO_O，GPIO_IO留空。 虽然它有效，但不知道为什么。 以上来自于谷歌翻译 以下为原文 After I also set the port of GPIO_IO, then it is ok. Originally, I only set GPIO_IO_O, the GPIO_IO left blank. Though it works, but not know why. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
759浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
371浏览 1评论
1966浏览 0评论
685浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2352
评论
淘帖
5019
