[问答]

构建一个频率为20 Khz的16位PWM不符合等式

问答对人有帮助，内容完整，我也想知道答案 0 大家好。我需要构建一个频率为20 Khz的16位PWM。我看待它的方式，这是它的等式 x * 32767 = 1 /（2 * f） x - 时钟的周期时间我正在构建PWM。 32767 =（2 ^ 15 - 1），这意味着占空比应该是一半。 f - PWM的频率。这个等式实际上表示在此值（32767），占空比应该是一半。我正在使用Virtex 5 ML507，PLB时钟是100 Mhz，它不符合等式。根据我的计算，x应该是7.627 * 10 ^ -10，这意味着~1.3 Ghz。我不能将这样的时钟输入到我的用户逻辑中吗？有什么办法可以解决吗？非常感谢。阿萨夫。以上来自于谷歌翻译以下为原文 Hey guys. I need to build a 16-bit PWM with frequency of 20 Khz. The way I see it, this is the equation for it x32767 = 1/(2f) x - period time of the clock I'm building the PWM. 32767 = (2^15 - 1), which means duty cycle should be half. f - the frequency of the PWM. This equation actually says that at this value (32767), the duty cycle should be half. I'm working Virtex 5 ML507, the PLB clock is 100 Mhz, it doesn't fit the equation. According to my calculations, x should be 7.627*10^-10 which means ~1.3 Ghz. I can't input such a clock into my user logic right? Is there anything to be done to solve it? Thanks a lot. Assaf. 0
2019-2-18 13:12:32　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报张志强相关推荐 • AD8655单电源同相放大器，带宽跟数据表给出的参考带宽不符合请问怎么解决？ 1577 • IP内核时钟设定与原理图模块不符合，是怎么回事？ 1985 • modelsim仿真结果不符合逻辑 1945 • modelsim仿真结果不符合逻辑 2138 • E类功率放大电路，仿真波形输出不是方波而是三角波？与预期幅值、波形等方面都不符合？ 2702 • 求助，有没有外置芯片能输出大于5MHz的PWM方波？ 259 • MCC显示HFINTOSC的PWM频率为零，TMR2时钟频率为32kHz 2992 • 求教功放电路结果失真，参数不符合要求 3278 • ad9956芯片调试SYNC输出频率为10M,与系统时钟到 1/4不相符合 2090 • 请问labview事件结构滤波器报错不符合采样定理是为什么？如何理解？ 2253 3个回答

你好阿萨夫，
我觉得你手上有一个很好的问题。
这是我的计算：
脉冲频率
20000
脉冲时间
0.00005
时钟频率
亿
时钟时间
0.00000001
每个脉冲窗口的时钟
5000
用于表示时钟的位
14.00
所以你是对的，在100 MHz时，没有办法做到这一点。
但是，您可以使用PLL的频率合成功能来创建400MHz时钟。
然后你会有这个：
脉冲频率
20000
脉冲时间
0.00005
时钟频率
4亿
时钟时间
2.5E-09
每个脉冲窗口的时钟
20000
用于表示时钟的位
16.00
V5的内部逻辑应该可以在任何速度级别下以400 MHz运行，但是您必须对逻辑进行流水线操作，因为您无法在该速度下拥有多级逻辑。
好的，希望这有助于你的计时让你开始......

以上来自于谷歌翻译

以下为原文

Hello Assaf,

I think you do have a good problem on your hands. Here are my calculations:

Pulse Freq	20000
Pulse Time	0.00005

Clock Freq	100000000
Clock Time	0.00000001

Clocks per Pulse Window	5000
Bits to represent clocks	14.00

So you are right, at 100 MHz, there is no way to do this. But, you can use the frequency synthsis function of the PLL to create a 400MHz clock. Then you will have this:

Pulse Freq	20000
Pulse Time	0.00005

Clock Freq	400000000
Clock Time	2.5E-09

Clocks per Pulse Window	20000
Bits to represent clocks	16.00

The internal logic of the V5 should be fine to run at 400 MHz in any speedgrade, but you will have to pipeline the logic as you will not be able to have many levels of logic at that speed.

OK, hope this helps with the clocking situtation to get you started ...

2019-2-18 13:32:26 评论

张瑞娟

嗨scampbell，
每个脉冲窗口的时钟
20000
用于表示时钟的位
16.00
2 ^ 16 = 65536
2 ^ 15 = 32768
2 ^ 14 = 16384
所以，实际上是20000 14.xx位（原谅我的小数位懒惰）
足够了。
所以也许最多可以有15位。
但为什么16位呢？
签名号码范围？
问候
Eilert

以上来自于谷歌翻译

以下为原文

Hi scampbell,

Clocks per Pulse Window	20000
Bits to represent clocks	16.00

2^16 =65536
2^15=32768
2^14=16384

so, actually for 20000 14.xx bits (forgive my laziness for the fractional digits)
are sufficient. So maybe one would round up to 15 Bits.
But why 16 bits? Signed number range?

Regards
Eilert

2019-2-18 13:38:31 评论

陈舒斌

答案对人有帮助，有参考价值 0 嗨阿萨夫，基本上你的计算是正确的。并且实现你计算的东西并不是很可能。您的输出信号需要以每位763ps的速度变化。除频率外，时钟抖动如何影响信号精度？ I / O上升和下降时间（及其容差和热行为）怎么样？ PWM信号通常用于控制FPGA外部的一些模拟信号。你的申请是什么？您的目标可以处理您尝试传输的精度吗？那么也许你可以稍微讲一下你的问题的背景？有anice合成 Eilert 以上来自于谷歌翻译以下为原文 Hi Assaf, your calculations are correct, basically. And acheiving what you calculated is not very probable. Your output signal needs to change with 763ps per bit. Apart from the frequency, how would clock jitter effect your signals accuracy? What about rise and fall times (and their tolerances and thermal behavior) on the I/Os? Often PWM signals are used to controll some analog stuff on the outside of the FPGA. What's your application? Can your target deal with the precision you try to transmit? So maybe you can tell a little about the background of your problem? Have anice synthesis Eilert

2019-2-18 13:54:18 评论举报陈舒斌