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我是Xilinx的全新用户,请耐心等待。
我想实现数字下变频器,但我需要的参数不同于ISE中提供的DUC / DDC编译器。 例如,我没有使用特定的无线标准,我的通道带宽是10 kHz而不是提供的选择,我的RF采样率不同等等。编译器是否生成我可以修改的内容,如VHDL或原理图,或者 我是否需要从各个DSP组件(如正交DDS,CIC滤波器等)推出自己的DDC? 谢谢你的帮助! 以上来自于谷歌翻译 以下为原文 I am a brand new Xilinx user, so please bear with me. I want to implement a Digital Down Converter, but I need different parameters than the DUC/DDC Compiler provided in the ISE. For example, I'm not using a specific wireless standard, my channel bandwidth is 10 kHz instead of the selections provided, my RF sample rate is different, etc. Does the compiler produce something I can modify, like VHDL or a schematic, or will I need to roll my own DDC from individual DSP components like a quadrature DDS, CIC filters, etc? Thanks for any help! |
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2个回答
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我不熟悉那个特定的核心,但除非它是“参考设计”或
“架构精灵”核心,你一般只得到一个预先合成的网表。 该 CoreGen生成的VHDL和Verilog文件仅用于模拟。 除非 有一种方法可以说服核心定制采取你的参数,你 可能需要自己动手。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 I'm not familiar with that particular core, but unless it is a "reference design" or "architecture wizard" core, you generally only get a pre-synthesized netlist. The VHDL and Verilog files generated by CoreGen are only for simulation. So unless there is a way to convince the core customization to take your parameters, you may need to roll your own. -- Gabor -- Gabor |
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谢谢,Gabor。
看起来我会自己动手! 以上来自于谷歌翻译 以下为原文 Thanks, Gabor. Looks like I'll be rolling my own! |
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只有小组成员才能发言,加入小组>>
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