在模型6.5中进行模拟时，计数器的输出在高频时始终为0

我确信这个模拟结果有一个简单的技术解释，但根本问题是：
您不应该依赖行为模拟进行时序分析或验证。
使用ModelSim（或ISIM）进行逻辑设计验证，并使用时序分析器进行时序验证和分析。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

I'm sure there is a simple technical explanation for this simulation result, but the fundamental issue is this:

You should not rely on behavioural simulation for timing analysis or verification.  Use ModelSim (or ISIM) for logic design verification, and use the timing analyser for timing verification and analysis.

-- Bob Elkind
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

你在modelsim中有什么'delta'设置。
如果delta为1 ns，则尝试1 ps， 
它还取决于你使用后P＆amp; R合成还是前P＆amp; R. 
前P＆amp; R我认为时间独立。
但正如已经说过的，使用ISE工具告诉你将获得什么调整，



以下为原文

What 'delta' setting do you have in modelsim.
 
If the delta is say 1 ns, then try 1 ps,
 
   it also depends if your using post P&R synthesis or pre P&R.
       pre P&R I'd have thought was timing independent.
 
but as already said, use the ISE tools to tell you what timming ou will get,

我是FPGA的初学者。感谢您的建议。



以下为原文

I am a beginer in FPGA.
Thank you for your advice.

谢谢你，drjohnsmith！
静态时序报告中的一些细节： 
数据路径：YourInstanceName / BU2 / U0 / i_baseblox.i_baseblox_counter / the_addsub / no_pipelining.the_addsub / i_lut6.i_lut6_addsub / i_q.i_simple.qreg / fd / output_4 to out Gate Net Cell：in-> out fanout Delay Delay Logical Name（Net Name）
）---------------------------------------- ---------
--- FD：C-> Q 1 0.471 0.336 U0 / i_baseblox.i_baseblox_counter / the_addsub / no_pipelining.the_addsub / i_lut6.i_lut6_addsub / i_q.i_simple.qreg / fd / output_4（q（3））结束范围：'BU2'结束
范围：'YourInstanceName'OBUF：I-> O 2.452 out_OBUF（out）----------------------------------
------总共3.259ns（逻辑2.923ns，路径0.336ns）（89.7％逻辑，10.3％路径）
所有值均以纳秒为单位（ns）
时钟设置目标时钟clk --------------- + --------- + --------- + -------
-  + --------- + |
源：崛起|
源：秋季|
源：崛起|
Src：Fall | Source Clock | Dest：Rise | Dest：Rise | Dest：Fall | Dest：Fall | --------------- + --------- +  -
-------- + --------- + --------- + clk |
1.357 |
|
|
| --------------- + --------- + --------- + --------- + ---
------ +
时间总结：---------------
时间错误：0得分：0（设置/最大值：0，保持：0）
约束包括10个路径，0个网络和6个连接
设计统计：最小周期：1.666ns（最大频率：600.240MHz）
后映射模拟没问题，可以达到高频率。
但是路线后总是0。
我不知道那是什么意思。
它看起来很容易，但让我很困惑。



以下为原文

Thank you ,drjohnsmith!
 
Some details in static timing report :
 
  Data Path: YourInstanceName/BU2/U0/i_baseblox.i_baseblox_counter/the_addsub/no_pipelining.the_addsub/i_lut6.i_lut6_addsub/i_q.i_simple.qreg/fd/output_4 to out
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FD:C->Q               1   0.471   0.336  U0/i_baseblox.i_baseblox_counter/the_addsub/no_pipelining.the_addsub/i_lut6.i_lut6_addsub/i_q.i_simple.qreg/fd/output_4 (q(3))
     end scope: 'BU2'
     end scope: 'YourInstanceName'
     OBUF:I->O                 2.452          out_OBUF (out)
    ----------------------------------------
    Total                      3.259ns (2.923ns logic, 0.336ns route)
                                       (89.7% logic, 10.3% route)
 
 
All values displayed in nanoseconds (ns)
Clock to Setup on destination clock clk
---------------+---------+---------+---------+---------+
               | Src:Rise| Src:Fall| Src:Rise| Src:Fall|
Source Clock   |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|
---------------+---------+---------+---------+---------+
clk            |    1.357|         |         |         |
---------------+---------+---------+---------+---------+

Timing summary:
---------------
Timing errors: 0  Score: 0  (Setup/Max: 0, Hold: 0)
Constraints cover 10 paths, 0 nets, and 6 connections
Design statistics:
   Minimum period:   1.666ns   (Maximum frequency: 600.240MHz)
 
 
The post-map simulation is all right, can reach high frequecy.
but the Post-route is always 0.
I don't know what that mean.
It' looks like very easy, but confused me.
 

啊，但是
您的数据路径是3.259ns
所以寄存器会消失，但数据永远不会稳定！



以下为原文

Ah but
 
your data path is 3.259ns 
 
so the registers will clock away, but the data will never be stable !