[问答]

AD9361配置Rsamp CLK=60MHz而实际测试只有30MHz？

问答对人有帮助，内容完整，我也想知道答案 0 你好，请问下，我用AD936X Digital Filter Wizard生成配置文件，配置的是2R2T,DDR,TDD,Dual Port模式，Rsamp CLK=60MHz，为什么实际把DATA_CLK通过FPGA直接输出来用示波器看只有30MHz？ 0
2018-12-25 09:35:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答举报彭瑾相关推荐 • AD9361采样频率如何确定 2927 • 遇到时钟频率是30mhz，60mhz仿真怎么办 5297 • AD9361信号输出的问题 7266 • 请问测试AD9361 RX EVM的指标大概是多少？ 3920 • 为什么8902A调谐射频电平性能测试采用30MHz测试频率而不是50MHz？ 2223 • 请问AD9361的DATA_CLK和ADC COLCK RATE的关系是什么？ 5161 • DA9361发端的数字信号能检测指示吗？ 240 • 频谱上出现在AD9361外部时钟的倍数上出现干扰 2773 • AD9361 AGC的信号功率不恒定 14430 • 请问为什么AD9361 no-OS-master更改滤波器系数后会自动发射正弦波？ 4232 2个回答

答案对人有帮助，有参考价值 0 DDR模式是指时钟上升沿和下降沿都采数，所以时钟频率是30MHz，但是采样数据和采样频率都是60MHz。

2018-12-25 09:43:42 评论举报李海

答案对人有帮助，有参考价值 0 找到了，在General Setings里面，TDD 双通道接收时，必须配置上Always use 2R2T Timing ，不然出来的时钟会少一半

2018-12-25 09:51:37 评论举报彭瑾