请问能提供TMS320TCI6614 PIN脚定义的说明文档吗?

TCI6614资料：www.ti.com/.../tms320tci6614
EVM6614资料：www.advantech.com/.../TI-EVM
你所提到的管脚说明在你所看到的文档的2.11节。
一二级缓存是corepac内部L1及L2  memory，你所列出的地址范围仅是对于该核可见的局部地址，后续如0x10800000的地址是全局地址，在使用过程中如果其他核、EDMA或者外设在访问L1及L2需要使用全局地址。
                                                                          

不好意思，前一个问题，管脚说明我已经找到了，自己没留意看。

关于第二个问题，我还是没有弄明白，根据文档：
0x0080_0000 到0x008F_FFFF   L2   SRAM
0x00E0_0000 到0x00E0_7FFF  L1P SRAM
0x00F0_0000 到0x00F0_7FFF   L1D SRAM
和后面CorePac0/1/2/3的一二级缓存并不重叠
全局和局部的说法我还是无法理解，能更详细说明下吗？
CorePac0/1/2/3的一二级缓存都已经如下定义
1080 0000 108F FFFF 0 1080 0000 0 108F FFFF 1M CorePac0 L2 SRAM
1090 0000 10DF FFFF 0 1090 0000 0 10DF FFFF 5M Reserved
10E0 0000 10E0 7FFF 0 10E0 0000 0 10E0 7FFF 32k CorePac0 L1P SRAM
10E0 8000 10EF FFFF 0 10E0 8000 0 10EF FFFF 1M-32K Reserved
10F0 0000 10F0 7FFF 0 10F0 0000 0 10F0 7FFF 32k CorePac0 L1D SRAM
10F0 8000 117F FFFF 0 10F0 8000 0 117F FFFF 9M-32k Reserved
1180 0000 118F FFFF 0 1180 0000 0 118F FFFF 1M CorePac1 L2 SRAM
1190 0000 11DF FFFF 0 1190 0000 0 11DF FFFF 5M Reserved
11E0 0000 11E0 7FFF 0 11E0 0000 0 11E0 7FFF 32k CorePac1 L1P SRAM
11E0 8000 11EF FFFF 0 11E0 8000 0 11EF FFFF 1M-32K Reserved
11F0 0000 11F0 7FFF 0 11F0 0000 0 11F0 7FFF 32k CorePac1 L1D SRAM
11F0 8000 127F FFFF 0 11F0 8000 0 127F FFFF 9M-32k Reserved
1280 0000 128F FFFF 0 1280 0000 0 128F FFFF 1M CorePac2 L2 SRAM
1290 0000 12DF FFFF 0 1290 0000 0 12DF FFFF 5M Reserved
12E0 0000 12E0 7FFF 0 12E0 0000 0 12E0 7FFF 32k CorePac2 L1P SRAM
12E0 8000 12EF FFFF 0 12E0 8000 0 12EF FFFF 1M-32K Reserved
12F0 0000 12F0 7FFF 0 12F0 0000 0 12F0 7FFF 32k CorePac2 L1D SRAM
12F0 8000 137F FFFF 0 12F0 8000 0 137F FFFF 9M-32k Reserved
1380 0000 1388 FFFF 0 1380 0000 0 1388 FFFF 1M CorePac3 L2 SRAM
1390 0000 13DF FFFF 0 1390 0000 0 13DF FFFF 5M Reserved
13E0 0000 13E0 7FFF 0 13E0 0000 0 13E0 7FFF 32k CorePac3 L1P SRAM
13E0 8000 13EF FFFF 0 13E0 8000 0 13EF FFFF 1M-32K Reserved
13F0 0000 13F0 7FFF 0 13F0 0000 0 13F0 7FFF 32k CorePac3 L1D SRAM

简单理解就是0x00800000与0x10800000对应相同的物理地址，只是0x00800000是只局限于core在访问本核L1、L2时可用，而其他master在访问L1/L2时必须使用0x10800000的全局地址。不要想得太复杂。
                                                                          

谢谢！
我还想再深入了解下：TMS320TCI6614有4个DSP核和1个A8 ARM核，前面的一二级缓存对应4个DSP核中的哪一个是怎么决定的呢？