发 帖  
[问答]

IO Planning (PlanAhead) post-synthesis时报错

4619 RTL FPGA
2. 如果双击IO Pin Planning - pre-synthesis时,不会报错,但IO Port里什么引脚都没有,这两个问题该怎么解决呢?
请各位赐教

如下是第一个问题的截图:

如下是第二个问题的截图:




0
2018-12-20 15:09:39   评论 分享淘帖 邀请回答 举报
2个回答
2018-12-20 15:09:40 评论

举报

2018-12-20 16:23:45 评论

举报

撰写答案

你正在撰写答案

如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。

您需要登录后才可以回帖 登录/注册

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容图片侵权或者其他问题,请联系本站作侵删。 侵权投诉
快速回复 返回顶部 返回列表
关注微信公众号

电子发烧友网

电子发烧友论坛

社区合作
刘勇
联系电话:15994832713
邮箱地址:liuyong@huaqiu.com
社区管理
elecfans短短
微信:elecfans_666
邮箱:users@huaqiu.com
关闭

站长推荐 上一条 /7 下一条

快速回复 返回顶部 返回列表