FPGA中SRAM的读写控制原理

2018-12-11 10:14:14 6241 FPGA sram

0 SRAM 在读写上有严格的时序要求，用 WEOECE 控制完成写数据，具体时序如图 7-17所示。图 7-17 SRAM 的写时序系统中两块 SRAM 分别由 DSP 和 FPGA 控制。当 DSP 和 FPGA 完成对相应 SRAM 的操作后，需要进行总线切换。总线切换后，DSP 和 FPGA 开始对另一块 SRAM 进行相应操作。主要代码如下： //写操作发生在当前状态为 stWrite1 并且处于时钟的低电平时 //第一个时钟周期里开始一个写操作，OE 信号置为高电平。这是为了 //使 SRAM 停止驱动双向数据线，使其数据线处于高阻态。 //在等待半个时钟周期后，FPGA 可以驱动 SRAM 的数据线，开始写数据 //写数据的状态机 always @(writeDataReg or presState or clk) if (((presState == stWrite1) && (clk == 1'b0)) \|\|(presState == stWrite2)) SRAM_DATA <= writeDataReg; else SRAM_DATA <= 8'hzz; //输出 WE 信号的状态机 always @(presState or clk) if (((presState == stWrite1) && (clk == 1'b0)) \|\| ((presState == stWrite2) && (clk == 1'b1))) SRAM_WE_ <= 1'b0; else SRAM_WE_ <= 1'b1; //获得写操作地址和数据的状态机 always @(posedge clk or negedge reset) //缺省状态 if(!reset) begin presState <= stidle; SRAM_CE_ <= 1'b1; SRAM_ADDR <= 8'h00; writeDataReg <= 8'h00; end else begin SRAM_CE_ <= 1'b0; //获得地址 if (regWriteAddr == 1'b1 ) //Handle the clock-enabling of each register SRAM_ADDR <= writeAddr; //获得数据内容 if (regWriteData == 1'b1) //Handle the clock-enabling of each register: writeDataReg <= writeData; presState <= nextState; end //完成写操作的状态机 always @(presState or doWrite) begin case (presState) //等待状态 stIdle:// begin SRAM_OE_ <= 1'b0; regWriteAddr <= 1'b0; regWriteData <= 1'b0; nextState <= stIdle; //如果开始写数据 if (doWrite == 1'b1) begin nextState <= stWrite1; regWriteAddr <= 1'b1; regWriteData <= 1'b1; end end //这个状态完成 OE 的输出 stWrite1:// begin nextState <= stWrite2; SRAM_OE_ <= 1'b1; end //这个状态完成写操作 stWrite2:// begin nextState <= stIdle; if(doWrite == 1'b1) begin nextState <= stWrite1; regWriteAddr <= 1'b1; regWriteData <= 1'b1; end SRAM_OE_ <= 1'b1; end endcase end //控制信号 toggle =1，C6711 的 EMIF 连接到 SRAM1，从 SRAM1 中读取视频数据 //控制信号 toggle =0 时，切换到 SRAM2 assign ED_SRAM = toggle ? SRAM_1_IN_ED : SRAM_2_IN_ED; assign SRAM_1_O_ED = toggle ? 8'hzz : ld; assign SRAM_1_OEN = toggle ? 1'b0 : 1'b1; assign SRAM_1_EA = toggle ? EA_SRAM : la; assign SRAM_1_CE_ = toggle ? CE_SRAM : SRAM_CE_;//toggle =1 ,output dsp tosram1;0,output saa7113 to sram1 assign SRAM_1_OE_ = toggle ? OE_SRAM : SRAM_OE_; assign SRAM_1_WE_ = toggle ? WE_SRAM : SRAM_WE_; //控制信号 toggle =1，SAA7113 连接到 SRAM2，SAA7113 写数据到 SRAM2 //控制信号 toggle =0 时，切换到 SRAM1 assign SRAM_2_O_ED = toggle ? ld : 8'hzz; assign SRAM_2_OEN = toggle ? 1'b1 : 1'b0; assign SRAM_2_EA = toggle ? la : EA_SRAM; assign SRAM_2_CE_ = toggle ? SRAM_CE_: CE_SRAM ;//toggle =1 ,output SAA7113 to sram1;0,output DSP to sram1 assign SRAM_2_OE_ = toggle ? SRAM_OE_: OE_SRAM ; assign SRAM_2_WE_ = toggle ? SRAM_WE_: WE_SRAM ; 复制代码 0
2018-12-11 10:14:14　　评论淘帖0 举报相关推荐 • fpga 读写sram 2049 • 如何利用Verilog HDL在FPGA上实现SRAM的读写测试 3938 • sram读写电路设计 4476 • SRAM的简单的读写操作教程 140 • 使用GPIF实现对SRAM的读写 33 • 基于Xilinx SRAM中FPGA实现高速ICAP控制器 7870 • ARM读写SRAM并用FPGA驱动液晶，为什么SRAM的读写时钟不能太低 2265 • PSoC3 UDB的异步SRAM读写控制 8 • 基于PSoC3 UDB的异步SRAM读写控制 15 • 基于PSoC3 UDB的异步SRAM读写控制 42 1 个讨论