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大家好！我是一个电子爱好者，在相当长的一段时间里，我一直在使用MiCMOS芯片8位MCU上的10位ADC，尽可能地遵循数据表中的定时/阻抗规范，而不真正了解SAR ADC是如何工作的。只是为了好玩，我一直在读一些文章，试图了解一些关于“引擎盖下”的事情。SAR ADC的一般描述似乎是从一个方框图开始的，看起来像这样：http://WW1.Microchip…com……N/DeViceDC/21841A.PDF（第3页），带有采样和保持放大器。LIVER连接到比较器和SAR逻辑驱动DAC，该DAC也连接到比较器。但是，许多SAR ADC似乎使用电荷再分配DACS，它不需要任何采样和保持电容器（见例如：http://www. aq/com…/MED…s/教程/MT-021.PDF页4）现在对我的问题：微芯片SAR ADC使用一个实际的采样并保持电容器还是仅存在电荷？采样期间使用的E再分布DAC电容器？在ADC数据表中（参见例如http://WW1.Microchip .com……EVICEDOC/4001770D.PDF页200），它们讨论了作为获取时间的一部分的放大器稳定时间。放大器位于哪里？如果他们使用电荷再分配DAC，在我看来，放大器不能位于电容阵列之前，因为模拟输入模型没有意义（？）在第191页的时序图中：TAD1期间发生了什么？我的印象是，在每一个TAD期间，SAR逻辑设置DAC精确地测试一个比特＝& 10，对于10位ADC（而不是11.5 TAD）。另外，根据第200页的注释2，电荷保持帽（或电容器阵列？）在每次转换之后都没有放电，所以我猜它不能是放电时间（？）谢谢你的时间！亲切问候/亨利克
以上来自于百度翻译 以下为原文 Hi all! I'm an electronics hobbyist and for quite some time I've been using the 10-bit ADC on michrochips 8-bit MCUs trying my best to follow the timing/impedance specifications in the datasheet without really understanding anything about how a SAR ADC actually works. Just for fun I've been reading some article to try and understand a little bit about what's going on "under the hood". General descriptions on SAR ADCs seem to start with a block diagram looking something like this: http://ww1.microchip.com/...n/devicedoc/21841a.pdf (page 3) with a sample and hold amplifier connected to a comparator and with the SAR logic driving a DAC that is also connected to the comparator. BUT, many SAR ADCs seem to use charge redistribution DACs which doesn't require any sample and hold capacitor (see for example: http://www.analog.com/med...s/tutorials/MT-021.pdf page 4) Now on to my questions:
Kind regards / Henrik 
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5个回答
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1 -谁在乎，但框图似乎很清楚（图17-4）2 -内部缓冲放大器缓冲胆3 -在TAD1的比较第一位正在发生。在TAD1的末尾存储结果。
以上来自于百度翻译 以下为原文 1 - who cares, but the block diagrams seem pretty clear (fig 17-4) 2 - internal buffer amplifier to buffer Chold 3 - In Tad1 the comparison for the first bit is taking place. At the end of Tad1 the result is stored. |
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谢谢你的回答！对不起，如果我有点慢，但在（3）这难道不意味着只有10个TAD是必要的吗？BR／亨利克
以上来自于百度翻译 以下为原文 Thanks for your answer! Sorry if I'm a bit slow, but in (3) wouldn't that mean that only 10 TADs are necessary? BR / Henrik |
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似乎在第十一个时钟“AdRes加载，GO清除，如果设置，CHORD重新连接到模拟输入”（图17-2）。为什么硬件不在第十时钟上这样做是Verilog家伙/GAL的一个问题。
以上来自于百度翻译 以下为原文 It seems that on the 11th clock "ADRES is loaded, GO cleared, IF set, Chold reconnected to analog input" (fig 17-2). Why the hardware doesn't do that on the 10th clock is a question for the Verilog guy/gal. |
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哈哈。我一直认为时钟=指令时钟在这种情况下。
以上来自于百度翻译 以下为原文 Aha ok. I always thought that clock = instruction clock in this case. |
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具有周期TAD的ADC时钟运行转换。要么是指令时钟分割，要么是ADC专用RC时钟。
以上来自于百度翻译 以下为原文 The adc clock with period Tad runs the conversions. It’s either the instruction clock divided or the ADCs dedicated RC clock |
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