完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
6616
|
当使用Vivado 2018.2在新的Ubuntu12.04 LTS机器上运行实现时，我得到“为'-jobs'指定的无效选项值'0'”。
完整的信息是： 启动逻辑优化TaskPhase 1生成并合成调试CoresINFO：[Chipscope 16-329]为核心实例生成脚本：dbg_hubINFO：[IP_Flow 19-3806]处理IP xilinx.com:ip:xsdbm:3.0用于单元dbg_hub_CV.ERROR：[IP_Flow 19-3805]无法生成和合成调试IP .ERROR：[Common 17-161]为'-jobs'指定的无效选项值'0'.ERROR：[Chipscope 16-330] Debug Cores的合成失败相1生成和 合成调试核心| 校验和：9fcd9d64time（s）：cpu = 00:00:18; 逝去了= 00:00:32。 记忆（MB）：峰值= 3516.176; 增益= 0.000; free physical = 47980; free virtual = 57544INFO：[Common 17-83]发布许可证：实现26个信息，158个警告，58个严重警告和3个错误遇到.opt_design failedERROR：[Chipscope 16-338]实现调试核心因早期错误而失败 我以前没见过这个错误，搜索没有任何结果。 使用-jobs 6运行实现没有帮助。 什么可能出错？ 以上来自于谷歌翻译 以下为原文 I get this "Invalid option value '0' specified for '-jobs'" when running implementation on a new Ubuntu12.04 LTS machine using Vivado 2018.2. The full message is: Starting Logic Optimization Task Phase 1 Generate And Synthesize Debug Cores INFO: [Chipscope 16-329] Generating Script for core instance : dbg_hub INFO: [IP_Flow 19-3806] Processing IP xilinx.com:ip:xsdbm:3.0 for cell dbg_hub_CV. ERROR: [IP_Flow 19-3805] Failed to generate and synthesize debug IPs. ERROR: [Common 17-161] Invalid option value '0' specified for '-jobs'. ERROR: [Chipscope 16-330] Synthesis of Debug Cores has failed Phase 1 Generate And Synthesize Debug Cores | Checksum: 9fcd9d64 Time (s): cpu = 00:00:18 ; elapsed = 00:00:32 . Memory (MB): peak = 3516.176 ; gain = 0.000 ; free physical = 47980 ; free virtual = 57544 INFO: [Common 17-83] Releasing license: Implementation 26 Infos, 158 Warnings, 58 Critical Warnings and 3 Errors encountered. opt_design failed ERROR: [Chipscope 16-338] Implementing debug Cores failed due to earlier errors I've not seen this error before and a search turns up nothing. Running implementation with -jobs 6 doesn't help. Any thoughts on what might be going wrong? 
0
|
|
相关推荐
4个回答
|
|
|
嗨@ melizas，
首先，将您的操作系统升级到UbuntuLinux 16.04.3 LTS（64位）。 您正在为Vivado 2018.2使用不受支持的操作系统。 然后做impl。 再次。 如果问题仍然存在，请尝试按照此AR进行操作.https：//www.xilinx.com/support/answers/60856.html 这可能对你有所帮助。 问候， hemangd 如果您的问题已经解决，请将此帖标记为已接受的解决方案。 以上来自于谷歌翻译 以下为原文 Hi @melizas, First thing first, upgarde your OS to Ubuntu Linux 16.04.3 LTS (64-bit). You are using an unsupported OS for Vivado 2018.2. And then do impl. again. Also try to follow this AR if the issue still persists. https://www.xilinx.com/support/answers/60856.html This may help you. Regards, hemangd If your issue has been resolved, than please mark this post as accepted solution. |
|
|
|
|
|
感谢您的信息。
我做了一些必须触发清除缓存的东西，因为我能够让昨晚的后续构建通过。 还要感谢操作系统版本信息，它毕竟是16.04 LTS。 以上来自于谷歌翻译 以下为原文 Thank you for the information. I did something that must have triggered a clearing of the cache because I was able to get a subsequent build to pass last night. Also thanks for the OS version info,it turns out it is 16.04 LTS after all. |
|
|
|
|
|
现在我已经有更多的时间在我们的Ubuntu构建服务器上工作了，我发现问题实际上并没有按照AR＃60856的建议用“check_ip_cache -clear_output_repo”修复。
我已经从设计中删除了ILA，这使得问题看起来已经解决了。 在交互式运行或以批处理模式运行时，我们不会在Windows10计算机上出现此错误。 我们确实在Ubuntu 16.04 LTS服务器上看到它，同时具有交互式和批处理作业。 有没有人对如何解决此错误有任何其他想法？ 以上来自于谷歌翻译 以下为原文 Now that I've had some more time to work on our Ubuntu build server I've discovered that the problem wasn't actually fixed with "check_ip_cache -clear_output_repo" as suggested by AR#60856. I had removed the ILAs from the design as well which made it look like the issue had been resolved. We do not get this error on Windows10 machines when running interactively or in batch mode. We do see it on the Ubuntu 16.04 LTS server with both interactive and batch jobs. Does anyone have any other thoughts on how to resolve this error? |
|
|
|
|
|
嗨@melizas。
我没有看到报告的问题符合此描述。 建议发布可重复的设计或DCP。 如果首选，我也可以发送私人消息来设置文件传输。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 Hi @melizas. I do not see a reported issue that looks to fit this description. Would suggest posting the reproducible design or DCP. I can also send a private message to set up a file transfer if this is preferred. ------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2429 浏览 7 评论
2830 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2298 浏览 9 评论
3378 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2468 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1295浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
592浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
455浏览 1评论
2010浏览 0评论
736浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
281
