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library ieee; use ieee.std_logic_1164.all; entity mcq is port (clk,r: in std_logic; out1: out std_logic); end; architecture mcq_clk of mcq is begin process (clk,r) begin if clk'event and clk='0'then out1<=r xor clk; else out1<='0'; end if; end process; end mcq_clk; |
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1个回答
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clk作触发,不能同时作为输出条件了,要么用组合逻辑实现,要么去掉out1<=r xor clk,里面的clk
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