完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
嗨,
在执行期间,我在步骤“设计初始化”时收到以下错误。 [Common 17-49]内部数据异常:HDDMProto :: readMessage failed通过简单地改变实现策略,无法解决此错误。 这是在projectprons impl_1 runme.log中找到的完整输出(模糊标识符和路径名): ***运行vivado 与args -log FOOX.vdi -applog -m64 -product Vivado -messageDb vivado.pb -mode batch -source FOOX.tcl -notrace ****** Vivado v2017.4.1(64位) **** SW Build 2117270 on Tue Jan 30 15:32:00 MST 2018 **** IP Build 2095745 on Tue Jan 30 17:13:15 MST 2018 **版权所有1986-2017 Xilinx,Inc。保留所有权利。 来源FOOX.tcl -notrace add_files:time(s):cpu = 00:00:18; 逝去了= 00:00:18。 记忆(MB):峰值= 553.605; 增益= 0.000 命令:link_design -top FOOX -part xcku5p-ffvb676-2-e 设计默认为srcset:sources_1 设计默认为constrset:constrs_1 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[项目1-454]阅读设计检查点'' 信息:[Netlist 29-17]分析2743 Unisim元素进行替换 信息:[Netlist 29-28] Unisim Transformation在2秒CPU内完成 信息:[项目1-479]网表是使用Vivado 2017.4.1创建的 信息:[设备21-403]加载部分xcku5p-ffvb676-2-e 64个Infos,0个警告,0个严重警告和0个错误。 link_design成功完成 错误:[通用17-49]内部数据异常:HDDMProto :: readMessage失败 信息:[Common 17-206]于2018年1月18日星期一14:14:26退出Vivado ...我在Windows 10 64位主机上使用Vivado 2017.4.1。 以上来自于谷歌翻译 以下为原文 Hi, I get the following error during Implementation, at step "Design Initialization". [Common 17-49] Internal Data Exception: HDDMProto::readMessage failedIt is not possible to work around this error by simply changing the implementation strategy, as proposed here. This is the complete output found at project.runsimpl_1runme.log (obfuscated identifiers and path names): *** Running vivado with args -log FOOX.vdi -applog -m64 -product Vivado -messageDb vivado.pb -mode batch -source FOOX.tcl -notrace****** Vivado v2017.4.1 (64-bit) **** SW Build 2117270 on Tue Jan 30 15:32:00 MST 2018 **** IP Build 2095745 on Tue Jan 30 17:13:15 MST 2018 ** Copyright 1986-2017 Xilinx, Inc. All Rights Reserved.source FOOX.tcl -notraceadd_files: Time (s): cpu = 00:00:18 ; elapsed = 00:00:18 . Memory (MB): peak = 553.605 ; gain = 0.000Command: link_design -top FOOX -part xcku5p-ffvb676-2-eDesign is defaulting to srcset: sources_1Design is defaulting to constrset: constrs_1INFO: [Project 1-454] Reading design checkpoint ' |
|
相关推荐
7个回答
|
|
我没有在Vivado 2018.2上再次看到这个错误,但是由于我发布了错误,设计发生了重大变化。由于主持人的请求,关闭了这个帖子。
在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 I have not seen this error again on Vivado 2018.2, however the design has changed significantly since I posted the error. Closing this thread due to moderator request.View solution in original post |
|
|
|
嗨@muellera,如果只读入一个检查点,问题是否会发生?
这些检查点是什么? IP? 你能试试2018.1吗? -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 Hi @muellera, does the issue occur if just one checkpoint is read in? What are these checkpoints that are being read in? IP? Are you able to try 2018.1? ------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
|
|
|
嗨@muellera,现在有了2018.2,你能试试2018.2而不是2018.1吗?
-------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 Hi @muellera, with 2018.2 now available, are you able to try 2018.2 rather than 2018.1? ------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
|
|
|
嗨,@ peadard,这些检查站都是OOC IP,80%Xilinx IP,20%用户和第三方IP。
我将调查使用2018.2; 但是,如果这引起了主要的IP变化,我将不会遵循到最后的路径。 以上来自于谷歌翻译 以下为原文 Hi, @peadard, those checkpoints are all OOC IP, 80% Xilinx IP, 20% user and 3rd party IP. I will investigate using 2018.2; however, if this causes major IP changes, I won't follow that path to the end. |
|
|
|
嗨@muellera,谢谢你的信息。
对于Xilinx IP,您是否可以尝试使用.xci而不是DCP来查看是否有帮助? -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 Hi @muellera, thanks for the information. For the Xilinx IP, could you try reading in the .xci instead of the DCP to see if that helps? ------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
|
|
|
@muellera,
你能在这个帖子上更新我们吗? 此外,您可以尝试使用非ooc(全局)运行并查看是否仍然看到相同的错误? --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 @muellera, Can you update us on this thread? Also, can you try using non-ooc (Global) run and see if you still see the same error? --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. --------------------------------------------------------------------------------------------- |
|
|
|
我没有在Vivado 2018.2上再次看到这个错误,但是由于我发布了错误,设计发生了重大变化。由于主持人的请求,关闭了这个帖子。
以上来自于谷歌翻译 以下为原文 I have not seen this error again on Vivado 2018.2, however the design has changed significantly since I posted the error. Closing this thread due to moderator request. |
|
|
|
只有小组成员才能发言,加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2430 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
756浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
368浏览 1评论
1964浏览 0评论
683浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-24 04:19 , Processed in 1.201349 second(s), Total 88, Slave 71 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号