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您好,我正在使用Virtex7 FPGA运行Vivado 2017.2。
在合成并实现我的设计之后,我导航到我的sdf文件并将LUT的延迟值从以下(INTERCONNECT nand2_inst / O nand1_inst / I1(141.6:165.6:165.6)(141.6:165.6:165.6))更改为(INTERCONNECT nand2_inst / O nand1_inst / I1(0:0:0)(0:0:0))当我重新运行后实现时序仿真时,该sdf文件将重新生成实际/先前的延迟约束。 有没有办法保留编辑过的sdf文件并模拟而不重新生成它? 提前致谢 以上来自于谷歌翻译 以下为原文 Hello, I'm running Vivado 2017.2 with Virtex7 FPGA. After synthesizing and implementing my design, I navigate to my sdf file and change delay values of a LUT from following (INTERCONNECT nand2_inst/O nand1_inst/I1 (141.6:165.6:165.6) (141.6:165.6:165.6)) to (INTERCONNECT nand2_inst/O nand1_inst/I1 (0:0:0) (0:0:0)) When I re-run post -implementation timing simulation, this sdf file is regenrated with actual/previous delay constraints. Is there any way to preserve the edited sdf file and simulate without regenrating it? Thanks in advance |
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2个回答
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我认为没有办法阻止它写出SDF文件。
基思 -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 I don''t think there is a way to prevent it writing out an SDF file. Keith ------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
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感谢您的回复。
我记得在ISE那不是问题。 只要您不运行“生成后置和路径模拟”任务,就不会重新生成SDF文件。 在Vivado上有解决方法吗? 以上来自于谷歌翻译 以下为原文 Thanks for your reply. I remember in ISE that wasn't a problem. As long as you don't run "Generate post-place&route simulation" task the SDF file won't be regenerated. Is there any workaround for this on Vivado? |
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