【FPGA】 UART测试平台的实现代码----测试流程的控制

2018-11-5 09:53:15 2181 FPGA 测试 RS-232

0 编写测试流程的第一个步骤是对测试对象的实例化，即将 UART 顶层模块实例化，实现代码如下： -- 测试对象实例化 UUT : uart_top generic map ( DATA_BIT => DATA_BIT, TOTAL_BIT => TOTAL_BIT, PARITY_RULE => PARITY_RULE, FULL_PULSE_COUNT => FULL_PULSE_COUNT, RISE_PULSE_COUNT => RISE_PULSE_COUNT ) port map ( RxD => RxD, clk => clk, reset_n => reset_n, send => send, send_bus => send_bus, TxD => TxD, error => error, recv => recv, send_over => send_over, recv_buf => recv_buf ); 复制代码第二个步骤是产生时钟信号，由于时钟信号比较有规律，所以可以用一个过程（process）来实现，代码如下： -- 产生时钟信号 clk_gen : process begin clk <= not clk; wait for 10 ns; end process; 复制代码最后一个步骤就是实现测试的主流程，一般是在一个过程（Process）中实现。对于 UART的测试，主要的内容就是数据发送的测试和数据接收的测试，测试主流程的流程图如图 5-27所示。测试主流程的实现代码如下： -- 测试主流程 main: process begin -- 复位 reset_n <= '0'; wait for 100 ns; -- 结束复位 reset_n <= '1'; wait for 100 ns; -- 测试数据发送 wait for 10 ns; -- 发送数据为 01010101 send_bus <= "01010101"; -- send 为高激活数据发送 send <= '1'; wait for 20 ns; send <= '0'; -- 测试数据接收 -- 使用测试用波特率 if FULL_PULSE_COUNT = BDTEST_FPC then wait for 2500 ns; -- 仿真 RS-232 输入信号 RxD for i in 0 to 9 loop RxD <= test_si_none(i); -- 测试波特率为 10，所以输入间隔 10 个时钟，总共 200ns wait for 200 ns; end loop; -- 使用实际波特率 9600 elsif FULL_PULSE_COUNT = BD9600_FPC then wait for 1.2 ms; -- 仿真 RS-232 输入信号 RxD for i in 0 to 9 loop RxD <= test_si_none(i); -- 测试波特率为 9600，所以输入间隔 9600 个时钟，总共 104.17μs wait for 104.17 us; end loop; end if; wait ; end process; 复制代码上面代码中的 test_si_none 是在 UART_PACKAGE 库中定义的输入测试数据串行序列（无奇偶教研），此外还定义了奇校验和偶校验对应的序列，代码如下： -- 类型声明 type test_vectors is array (0 to 10) of std_logic; -- 无奇偶校验测试序列 constant test_si_none : test_vectors := ('0', '1', '0', '1', '0', '1', '0', '1', '0', others => '1'); -- 奇校验测试序列 constant test_si_odd : test_vectors := ('0', '1', '0', '1', '0', '1', '1', '1', '0', '1', others => '1'); -- 偶校验测试序列 constant test_si_even : test_vectors := ('0', '1', '0', '1', '0', '1', '0', '1', '0', '0', others => '1'); 复制代码在波特率为 9600 情况下利用上述测试平台对 UART 进行仿真，得到数据发送的仿真结果分别如图 5-28 所示。从图 5-28 可以看出，待发送的数据是 0x55（十六进制，即 send_bus 总线上的数据），由send 信号触发后，RS-232 的 TxD 端输出为序列 001010101（二进制），其中第一位是起始位，中间的八位正是待发送的数据 0xFF，最后再发送完成后输出提示信号 send_over。可见，发送的结果符合 RS-232 的时序要求，UART 的发送功能完全正确。同样测试条件下数据接收的仿真结果如图 5-29 所示。首先，RxD 上的数据序列为0101010010（二进制），表示起始位 0，之后数据位是 10101010（二进制），所以待接收的数据是 0xAA（十六进制）。recv_buf 是数据接收总线，可以看到其最终得到的数据正是 0xAA（十六进制），并且，在接收完成后 recv 信号会输出一个脉宽的高电平作为提示。由上述可知，数据接收的过程也完全正确。 1
2018-11-5 09:53:15　　评论淘帖0 举报相关推荐 • 【FPGA】 UART测试平台的实现代码----实体声明 1432 • 【FPGA】 UART测试平台的实现代码----组件和信号声明 1000 • 基于FPGA的UART控制器设计（附代码） 950 • 基于FPGA的自动测试平台 0 • 使用FPGA实现UART控制器设计 2740 • 基于FPGA的UART控制器的设计和实现 52 • 基于测试系统的FPGA测试方法研究与实现 2637 • 基于FPGA的虚拟测试系统实现 16 • FPGA与CPLD实现UART 59 • RS232利用FPGA实现代码 10