【FPGA】UART顶层模块的子模块和内部信号声明

2018-10-29 10:03:10 2727 FPGA 波特率

0 子模块声明就是将各个子模块实体端口、类属参数的定义方式按照组件的格式声明一遍。声明组件的格式和声明实体完全一致，惟一的差别在于实体声明使用 entity 和 end entity，而组件声明使用 component 和 end component，所以实际编写过程中没必要完整地书写一遍声明内容，只需要将实体声明的代码拷贝过来并将 entity 修改为 component 即可。UART 顶层模块中实体声明的代码如下： -- 波特率发生器组件声明 component baudrate_generator generic( FULL_PULSE_COUNT : BD_COUNT := BD9600_FPC; RISE_PULSE_COUNT : BD_COUNT := BD9600_HPC ); port ( ce : in STD_LOGIC; clk : in STD_LOGIC; reset_n : in STD_LOGIC; bg_out : out STD_LOGIC; indicator : out STD_LOGIC ); end component; -- 计数器组件声明 component counter generic( MAX_COUNT : INTEGER := 10 ); port ( ce : in STD_LOGIC; clk : in STD_LOGIC; reset_n : in STD_LOGIC; overflow : out STD_LOGIC ); end component; -- 信号监测器 component detector port ( RxD : in STD_LOGIC; clk : in STD_LOGIC; reset_n : in STD_LOGIC; new_data : out STD_LOGIC ); end component; -- 奇偶校验器 component parity_verifier generic( DATA_LENGTH : INTEGER := 8; PARITY_RULE : PARITY := NONE ); port ( source : in STD_LOGIC_VECTOR(DATA_LENGTH-1 downto 0); parity : out STD_LOGIC ); end component; -- 移位寄存器 component shift_register generic( TOTAL_BIT : INTEGER := 10 ); port ( clk : in STD_LOGIC; din : in STD_LOGIC; reset_n : in STD_LOGIC; dout : out STD_LOGIC; regs : out STD_LOGIC_VECTOR(TOTAL_BIT-1 downto 0) ); end component; -- 二选一选择器 component switch port ( din1 : in STD_LOGIC; din2 : in STD_LOGIC; sel : in STD_LOGIC; dout : out STD_LOGIC ); end component; -- 总线选择器 component switch_bus generic( BUS_WIDTH : INTEGER := 8 ); port ( din1 : in STD_LOGIC_VECTOR(BUS_WIDTH-1 downto 0); din2 : in STD_LOGIC_VECTOR(BUS_WIDTH-1 downto 0); sel : in STD_LOGIC; dout : out STD_LOGIC_VECTOR(BUS_WIDTH-1 downto 0) ); end component; -- UART 内核 component uart_core generic( DATA_BIT : INTEGER := 8; PARITY_RULE : PARITY := NONE; TOTAL_BIT : INTEGER := 10 ); port ( clk : in STD_LOGIC; new_data : in STD_LOGIC; overflow : in STD_LOGIC; parity : in STD_LOGIC; regs : in STD_LOGIC_VECTOR(TOTAL_BIT-1 downto 0); reset_n : in STD_LOGIC; send : in STD_LOGIC; send_bus : in STD_LOGIC_VECTOR(DATA_BIT-1 downto 0); ce_parts : out STD_LOGIC; error : out STD_LOGIC; recv : out STD_LOGIC; recv_bus : out STD_LOGIC_VECTOR(DATA_BIT-1 downto 0); reset_dt : out STD_LOGIC; reset_parts : out STD_LOGIC; sel_clk : out STD_LOGIC; sel_out : out STD_LOGIC; sel_pv : out STD_LOGIC; sel_si : out STD_LOGIC; send_over : out STD_LOGIC; send_si : out STD_LOGIC ); end component; 复制代码完成组件声明后，需要对内部信号进行声明。内部信号的主要作用有两种，第一种是作为各个模块（组件）之间的连接信号，第二种是作为寄存器使用。在 UART 顶层模块中的内部信号主要用于连接各个组件（模块），即作为连接信号使用。内部信号声明的代码如下： ---- 常数 ----- constant VCC_CONSTANT : STD_LOGIC := '1'; ---- 内部信号声明 ---- signal bg_clk : STD_LOGIC; signal bg_out : STD_LOGIC; signal ce_parts : STD_LOGIC; signal clk_inv : STD_LOGIC; signal counter_clk : STD_LOGIC; signal indicator : STD_LOGIC; signal new_data : STD_LOGIC; signal overflow : STD_LOGIC; signal parity : STD_LOGIC; signal reset_dt : STD_LOGIC; signal reset_parts : STD_LOGIC; signal sel_clk : STD_LOGIC; signal sel_out : STD_LOGIC; signal sel_pv : STD_LOGIC; signal sel_si : STD_LOGIC; signal send_si : STD_LOGIC; signal sr_in : STD_LOGIC; signal sr_out : STD_LOGIC; signal VCC : STD_LOGIC; signal pv_source : STD_LOGIC_VECTOR (DATA_BIT-1 downto 0); signal recv_parity_source : STD_LOGIC_VECTOR (DATA_BIT-1 downto 0); signal regs : STD_LOGIC_VECTOR (TOTAL_BIT-1 downto 0); signal send_parity_source : STD_LOGIC_VECTOR (DATA_BIT-1 downto 0); 复制代码 0
2018-10-29 10:03:10　　评论淘帖0 举报相关推荐 • 【FPGA】UART顶层模块的实体声明写法 2381 • 顶层调用子模块的VHDL例程 0 • 【FPGA】UART顶层模块的子模块实例化 2576 • vhdl顶层模块可以调用子模块内部定义的信号吗? 6947 • 将UART功能集成到FPGA内部实现多模块的设计 2345 • 【FPGA】 UART测试平台的实现代码----组件和信号声明 948 • 基于FPGA的UART模块的设计 12744 • 基于FPGA的UART接口模块设计 4427 • 关于子模块方案保护的FPGA设计 297 • 基于FPGA的UART模块设计与实现简介 19