[问答]

请问AD7190间歇性输出钳位全1，输出平时正常，时不时输出全为1是为什么？

问答对人有帮助，内容完整，我也想知道答案 0 数据输出波形如下：信号分别为：CS、SCLK、DIN、DOUT 以下波形为输出全1的抓图：以下波形为正常输出数据：（LSB为1）下面这张是正常输出，但是LSB为0，本来应该是时钟上升沿读取数据，可是输出却是跳变的，这是不是有问题？？？我测试了2块板子，都是同样的现象，平时输出正常，间歇性输出钳位为1，查了手册输出全为1是因为基准电压开路了，一开始怀疑是没焊接好，但是我把板子重新焊好了，仍然这样，我也用示波器观察了AD的电源波形和基准电压波形，都没有问题，没有出现过电压下降的情况，一直稳定是5V。不知道是否有其他情况使得输出全1，整了一礼拜还没找出问题。希望ADI技术人员能帮忙分析下，谢谢！ 0
2018-10-18 09:24:43　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答举报陈鹏相关推荐 • AD7190间歇性输出钳位全1，输出平时正常，时不时输出全为1是为什么？ 419 • AD7190 DOUT脚无数据输出是为什么？ 255 • ad7190在返回的通道状态号里，为什么返回的始终是通道1 2832 • 请问如何设计可以使得AD8221的单端输出转换成差分输出 2787 • ad7190配置成两路全差分，在返回的通道状态号里为什么返回的始终是通道1呢？ 645 • 如何设计可以使得AD8221的单端输出转换成差分输出？ 358 • AD7190如何进行校准 3961 • 使用AD7190做静电测试的疑问求解 399 • ad7190的general-purpose digital outputs使用没有结果 2028 • AD7190和MSP430F249通信读出的AD数据是0 4322 3个回答

答案对人有帮助，有参考价值 0 您好，您可以回读寄存器请的配置，可以用来检查SPI通信是否正常。同时检查SYNC引脚配置，SYNC不影响数字接口，但是置为低时，会将RDY复位为高电平。另外，您可以参考以下关于sigma-delta ADC的常见问题解答：http://ezchina.analog.com/message/13947#13947

2018-10-18 09:41:39 评论举报李龙

答案对人有帮助，有参考价值 0 问题已经解决，下面详述：观察第一幅波形图，可知DOUT输出时全1，而并不是有个数据转换完标志（将DOUT拉低），也就是说根据该波形图可以知道，MCU在DOUT未拉低的情况下就读取DOUT上的数据了，当然就是全1了，那么为什么DOUT没有拉低就读取了呢？于是追踪到读写函数中，由于我使用的是ADI官方的驱动ad7190_generic.zip，里面的读取数据的方法是使用查询的方法，所以有一个等待DOUT拉低的函数，如下： void AD7190_WaitRdyGoLow(void) { u32 timeOutCnt=0xFFFFF; while(DOUT&&timeOutCnt--) { ; } } 那么事情就明了了，当等待超时了，也会读取DOUT上的数据，也就是全1了，这就是为什么会偶尔冒一个全1的数据，并且下一次是什么时候根本就不知道，毫无规律的原因。当然，项目中还有一个问题是CS片选信号，由于也是使用官方的驱动，没有注意到CS线的信号，驱动中只是当调用了初始化函数或者读写函数才会对CS进行操作，但事实是，项目中，必须保证CS一直为低电平，数据转换完毕后DOUT才能变低电平，这里请看第二幅和第三幅波形图，发现DOUT波形头部有一小段低电平，这就是因为CS被拉低了，而在时钟信号之前，确实高电平，这样，其实是查询不到的DOUT拉低了，只有程序准备去读数据将CS拉低了才能检测到CS拉低，正常后的波形如后图所示。

2018-10-18 09:59:31 评论举报陈鹏