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Allegro高速PCB设计DDR存储器模块布局布线设计思路解析已关注关注问答 2 人已关注

2018年10月10日-2018年11月02日 allegro 分享到：收藏 1

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直播链接：http://t.elecfans.com/live/574.html

直播内容及亮点：

详解DDR高速存储器模块的布局布线的设计思路，从原理图分析到PCB布局布线，从一片到两片、四片DDR，从DDR一代到DDR四代，全面的去告诉大家应该如何去处理DDR的设计。

直播大纲：

1、DDR原理信号分析

2、DDR布局思路解析（1/2/4片）

3、DDR布线思路解析（1/2/4片）

4、DDR信号时序等长解析（1/2/4片）

5、DDR、DDR2、DDR3、DDR4区别与联系

6、你问我答10个关于DDR设计问题现场答疑

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全部问答(51) 未回答(50)

29 个回答

问
xiadamo 2018-10-10 17:25:36提问

老师，参考电压的线要怎么走
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问
xiadamo 2018-10-10 17:26:40提问

请问t点的拓扑结构是怎么设置的
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问
xiadamo 2018-10-10 17:28:32提问

还有菊花链的拓扑结构
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问
xiadamo 2018-10-10 17:30:24提问

菊花链等长是一段一段还是一起等长
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问
xiadamo 2018-10-10 17:30:42提问

t点等长是如何等长呢
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问
bike6162322 2018-10-10 17:35:28提问

T点和FLy-by的串组分别是怎么放置的
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问
bike6162322 2018-10-10 17:36:33提问

单片DDR的串组是怎么放置的
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问
bike6162322 2018-10-10 17:45:15提问

T点和FLY_by 2钟拓扑分别是在什么情况下使用？
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问
陈坤1008    2018-10-11 13:49:07提问

DDR 的data， addr,  control singal 三者之间的关系长度怎么样
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0个回答收起回答      我要回答
问
刘晓平 2018-10-11 23:25:45提问

怎么样控制信号完整性，高频不延迟
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问
杨翼 2018-10-12 09:38:28提问

直播内容有回放吗？
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问
nettui 2018-10-12 15:01:52提问

课件提供下载吗
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问
sam 2018-10-12 15:08:29提问

既然DDR的单端信号线已经做阻抗控制了(参考面，线宽线距决定)，为什么有些板子上还加串阻呢？是什么考虑？
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问
王景溢 2018-10-12 15:09:17提问

怎么时断时续的
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问
qditz 2018-10-12 15:14:02提问

双倍数据数率可以给我们提供哪些优势？
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问
史福祥 2018-10-12 15:15:47提问

开始多长1时间了
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问
杨学礼 2018-10-12 15:22:23提问

回流地过是打在发送端还是接收端呢？
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问
邓亮 2018-10-12 15:30:24提问

课件希望提供
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问
杨学礼 2018-10-12 15:34:52提问

TX和RX是差分信号吗
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问
提问

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凡亿设计经理

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深圳市凡亿技术开发有限公司设计中心技术总监；凡亿教育创始人；PCB联盟网电子论坛特邀版主；长期致力于Cadence Allegro高速PCB设计与Cadence Allegro 高速PCB设计视频教学；具备丰富的PCB设计实战经验，尤其擅长高速信号数字类、消费电子类产品的PCB设计。其系列Cadence Allegro软件速成视频教程、Cadence Allegro版PCB设计全流程实战视频深受业界PCB爱好者的赞誉，是开启PCB实战视频教学的先驱者。

嘉宾其他问答: Allegro Placement布局要点与技巧总结 92个问题 14个回答

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