怎么从边缘生成脉冲

问答对人有帮助，内容完整，我也想知道答案 0 tify;text-indent: 40px;">我正在尝试将固件从旧的Altera设备移植到XC9536中。原始器件中的一个功能是使用缓冲版本的边沿反转输入时钟边沿，以产生非常窄的时钟脉冲。 VHDL方程应该看起来像（我认为）： Pulse 以下为原文 I'm trying to port firmware from an old Altera device into a XC9536. One of the functions in the original device AND'ed the inversion of an input clock edge with a buffered version of the edge, to produce a very narrow clocking pulse. The VHDL equation should look like (i think): Pulse <= buffered_edge AND not(input_edge); I'm assuming that the prop delay of the buffer is larger than that of an inverter...is it possible to do this with an XC9536? We've noticed that porting stuff from Altera EP610 to the Xilinx 95xx family is not as straightforward as one might think (the tricks that work with the old dog don't work with the new dog)... 0
2018-10-9 15:47:11　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报袁飞相关推荐 • 能不能讲下下面的PWM生成(边缘或中间对齐模式)和单脉冲模式输出 5699 • ecap生成的PWM脉冲 8991 • 请问如何生成高到低脉冲来停止计时器 1125 • 怎么从PNA N5242A生成脉冲 2015 • 为什么GPIO引脚上获得的脉冲与在sysgen中生成的脉冲不匹配？ 1791 • 什么是边缘计算？如何去实现边缘计算？ 1511 • 如何用软件生成脉冲信号？ 6546 • 我如何计算寄存器生成的脉冲并在som脉冲后停止生成呢？ 230 • 请问如何生成可重复的单脉冲波形？ 266 • 关于服从特定分布的脉冲生成与显示 6406 2个回答

答案对人有帮助，有参考价值 0 是的，可以使用XC9536来实现这一点，这是数字硬件工程师使用的标准电路，它可以与任何设备配合使用...... 不太确定你的vhdl描述，你做了那个或者它是那样的吗？亲切的问候鲍勃斯特以上来自于谷歌翻译以下为原文 Yes it’s possible to do this with an XC9536, that’s a standard circuit used by digital hardware engineers, it should work with any device… Not so sure about your vhdl description though, did you make that up or does it work like that? Kind Regards Bobster

2018-10-9 15:56:44 评论举报康志强

答案对人有帮助，有参考价值 0 “不过对你的vhdl描述不太确定，你有没有做到这一点，还是像那样工作？” 我做了这个。它编译，但我有一个绝对的悲痛试图做一个拟合后的模拟。我想我成功地模拟了合成的输出（在拟合之前），但我看不到短脉冲。请注意，我不知道如何指定脉冲的宽度; 我甚至不知道我是否可以在约束文件中控制它.... 以上来自于谷歌翻译以下为原文 "Not so sure about your vhdl description though, did you make that up or does it work like that?" I made this up. It compiles, but I'm having absolute grief trying to do a post-fit simulation. I think I successfully simulated the output of the synthesis (prior to fitting), but I could not see the short pulse. Please note, I have no idea how to specify the width of the pulse; I don't even know if I can control this in a constraints file....

2018-10-9 16:02:55 评论举报王红梅