如何在没有crc错误的情况下更改位文件

jasonzou写道：
我想更改配置文件。
但如果我直接编辑配置文件，则会发生crc错误。
如果我想更改配置fie手动。
例如：我用0xff填充原始配置文件的末尾。
但我希望fpga芯片无法识别这种变化。
您想手动修改下载到FPGA的位流吗？
祝你好运。
----------------------------是的，我这样做是为了谋生。



以下为原文

 

jasonzou wrote:
I want to change my config file.
But if i edit config file directly , the crc error occur.
If i want to change config fie manual.
eg:i  fill the end of original config file by 0xff.
But i want the fpga chip can not identify this change.

You want to hand-modify the bit stream downloaded to the FPGA?

Good luck with that.

 
----------------------------Yes, I do this for a living.

正如贝斯曼所说的那样，比特流不是用于创建/修改用户。
bitgen是唯一官方支持的解决方案。
BT



以下为原文

我使用SPI eeprom获取配置文件。
FPGA作为主模式工作。
我需要CCLK来初始化eeprom。
但是CCLK是关于配置文件的计数器。
如果我通过CCLK初始化eeprom，则配置文件与CCLK计数器不同。
我的意思是CCLK的循环是关于配置文件的计数器。整个CCLK循环是配置文件的数量。使用一些CCLK循环到初始eeprom，amout CCLK循环与配置文件不一致。之后所有配置文件都进入
CCLK的fpga，会发生CCLK计数器错误。
所以我想把一些冗余数据放到配置文件中以延长CCLK时间。
现在，我发现它不能像我的想法一样工作。
还有其他想法来解决我的问题吗？



以下为原文

I used SPI eeprom take config files.FPGA worked as master mode.I need CCLK to initial eeprom.But CCLK is a counters about config files.If i initial eeprom by CCLK,the config files is not  the same as CCLK counters.I means the cycles of CCLK is the counters about config files.The whole CCLK cycles are the amount of config files.Used some CCLK cycles to inital eeprom,the amout CCLK cycles is not consistent with config files.After that all config files push into fpga by CCLK ,It would occur CCLK counter error.So i want put some redundancy data into config file to extend CCLK time.Now , I found it is can't work as my idea.Is any other idea to fix my problem?

当我阅读你的帖子时，我的解析器只是扔了一根杆。
----------------------------是的，我这样做是为了谋生。



以下为原文

My parser just threw a rod as I read your post.
----------------------------Yes, I do this for a living.

对不起，我的表情很糟糕。
再试一次：
使用CCLK作为SPI_EEPROM时钟。在读取数据之前，EEPROM需要初始化.I表示将命令字写入EEPROM。
首先，我使用CCLK作为EEPROM时钟。配置文件下载在EEPROM中。
在EEPROM中的整个数据进入FPGA之后，Done信号没有变高。
数据是正确的。
将FPGA设置为从机模式，配置文件可以配置FPGA。
我发现FPGA包含一个计数器。计数器使用了CCLK cyles的数量作为结果。
（配置文件的位数）
作为手动描述，计数器错误将使Done信号下拉。
应该 ：
因为我在将命令字写入EEPROM时花了一些CCLK周期。
EEPROM将所有数据输出后，FPGA发现计数器结果不包含在配置文件中。
然后，配置失败。
我无法找到解决这个问题的任何想法。（eeprom无法保持。保持销已被切断。）
谢谢你的建议。



以下为原文

Sorry,i did a bad expression.
Try it once again:
Used CCLK as SPI_EEPROM clock.The EEPROM needed to be initial ,before read data from it.I means that write command words  into EEPROM.
At first, I used CCLK as EEPROM clock.The config file download in the EEPROM.
After the whole data from EEPROM push into FPGA ,the Done signal did not go hight.
The data is correct. Set FPGA as slave mode,the config file can config FPGA.
I found the FPGA contain a counter.The counter  used the number of CCLK cyles as result. (The bits of config files)
As manual description,Counter error would take the Done signal pull down. 
Supposed : 
Because i spent some CCLK cycles in writing command words into EEPROM.
After EEPROM put all data out,FPGA found the counter  result was not consisted with the bits of config files.
And then,config fail.
 
I can not find any idea to fix this problem.(The eeprom can not be hold.The hold pin has been cut.)
 
Thanks for your advices.