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大家好：
我遇到了错误： 错误：地点：848 - 自动时钟放置失败。 请尝试分析此设计所需的全局时钟，并锁定时钟布局或区域定位由时钟驱动的逻辑，以便可以放置时钟，使得由它们驱动的所有逻辑都可以被路由。 时钟放置的主要限制是，对于任何竞争的全局/侧时钟对，只有一个时钟输出信号可以进入任何区域。 有关详细信息，请参阅Spartan3e系列数据表中的“象限时钟布线”部分。 我在http://www.xilinx.com/support/answers/32528.htm上查看了错误的文档，并设置了环境XIL_PAR_NOIORGLLOCCLKSPL = 1。 但问题仍然无法解决。 Hopesomeone可以帮助这个〜谢谢！ 那么，我怎么知道哪个DCM用于实现时钟发生器？ 最好的Regard.Ninos K. 以上来自于谷歌翻译 以下为原文 Hello , everyone: I came across the error: ERROR:Place:848 - Automatic clock placement failed. Please attempt to analyze the global clocking required for this design and either lock the clock placement or area locate the logic driven by the clocks so that that the clocks may be placed in such a way that all logic driven by them may be routed. The main restriction on clock placement is that only one clock output signal for any competing Global / Side pair of clocks may enter any region. For further information see the "Quadrant Clock Routing" section in the Spartan3e Family Datasheet. I checked the documentation of the error on http://www.xilinx.com/support/answers/32528.htm, and set the environment XIL_PAR_NOIORGLLOCCLKSPL=1. But the problem can still not be solved. Hope someone can help me with this~ Thanks! By the way , how can I know which DCM is been used to implement a Clock Generator? Best Regard. Ninos K. 
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2个回答
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此错误涵盖了时钟布局器无法为您的时钟配置找到合法放置位置的一般情况。
这可能是因为您将某些时钟限制在一个不可能的情况下，或者因为设计只是复杂的时钟放置器来解决。 您引用的AR仅涵盖一种可能的情况。 特别注意你如何使用侧面BUFG，因为它们只能驱动芯片的一半，如果它们在同一个时钟区域有负载，可能会与某些顶部/底部BUFG发生冲突。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 This error covers the general case where the clock placer could not find a legal placement for your clock configuration. This could be because you have constrained some clocks into an impossible situation or because the design is simply to complex for the clock placer to resolve. The AR you reference covers just one possible scenario. Pay special attention to how you use the side BUFGs since they can only drive loads on half the chip and can come into conflict with certain top/bottom BUFGs if they have loads in the same clock region. View solution in original post |
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此错误涵盖了时钟布局器无法为您的时钟配置找到合法放置位置的一般情况。
这可能是因为您将某些时钟限制在一个不可能的情况下，或者因为设计只是复杂的时钟放置器来解决。 您引用的AR仅涵盖一种可能的情况。 特别注意你如何使用侧面BUFG，因为它们只能驱动芯片的一半，如果它们在同一个时钟区域有负载，可能会与某些顶部/底部BUFG发生冲突。 以上来自于谷歌翻译 以下为原文 This error covers the general case where the clock placer could not find a legal placement for your clock configuration. This could be because you have constrained some clocks into an impossible situation or because the design is simply to complex for the clock placer to resolve. The AR you reference covers just one possible scenario. Pay special attention to how you use the side BUFGs since they can only drive loads on half the chip and can come into conflict with certain top/bottom BUFGs if they have loads in the same clock region. |
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