【FPGA学习】VHDL并行语句有哪些 VHDL并行语句怎么写

2018-9-13 10:14:51 6677

0 VHDL 不仅仅提供了一系列的顺序语句，同样也提供了很多并行语句。在 VHDL 中，并行语句主要包括以下几种： • 进程（PROCESS）语句； • 块（BLOCK）语句； • 并发信号赋值； • 条件信号赋值； • 选择信号赋值。其中进程语句和块语句已经在结构体的描述方法中介绍过了，在此不再累赘，本小节将主要介绍余下的 3 种并行语句。 1．并发信号赋值信号赋值就是使用信号赋值操作符“<=”修改一个信号的状态，如果此语句是在一个进程中，那么它是一个顺序语句，反之如果它是在进程外面（和进程并列关系），那么它就是一个并行赋值的语句。下面是一个信号赋值的例子，其中 c1、c2 是顺序赋值的，c2 在 c1 之后赋值；d1 和 d2是并行赋值的，它们同时被赋值： ARCHITECTURE arch of demo is BEGIN -- 并行赋值 d1 <= din d2 <= din -- 进程 PROCESS(din) BEGIN -- 顺序赋值 c1 <= din c2 <= din END PROCESS; END arch; 复制代码 2．条件信号赋值条件信号赋值的格式如下：目的信号 <= 表达式 1 WHEN 条件 1 ELSE 表达式 2 WHEN 条件 2 ELSE 表达式 3 WHEN 条件 3 ELSE … 表达式 n; 复制代码最后一个表达式 n 表示以上 n-1 个条件都不满足时自动选用此表达式，如果有条件满足，则条件对应的表达式会计算赋值给目的信号量。条件信号代入语句也是并发描述语句，它可以根据不同条件将不同的多个表达式之一的值代入信号量。下面通过一个四选一选择器的实现方法来介绍条件信号代入语句的使用方法： ENtiTY mux4 IS PORT ( din0, din1, din2, din3,sel0,sel1: in bit; dout: out bit ); END mux4; ARCHITECTURE arch of mux4 is SIGNAL sel : bit_vector(1 downto 0); BEGIN sel <= sel1 & sel0; dout <= din0 WHEN sel = “00” ELSE din1 WHEN sel = “01” ELSE din2 WHEN sel = “10” ELSE din3 WHEN sel = “11” ELSE ‘X’; END mux4; 复制代码 3．选择信号赋值选择信号赋值类似于 CASE 语句，它的格式如下： WITH 表达式 SELECT 目的信号量 <= 表达式 1 WHEN 条件 1; 表达式 2 WHEN 条件 2; 表达式 3 WHEN 条件 3; … 表达式 n WHEN 条件 n; 复制代码如果使用选择信号赋值实现上面的四选一选择器，代码如下： ENTITY mux4 IS PORT ( din0, din1, din2, din3,sel0,sel1: in bit； dout: out bit )； END mux4； ARCHITECTURE arch of mux4 is SIGNAL sel : bit_vector(1 downto 0)； BEGIN sel <= sel1 & sel0； WITH sel SELECT dout <= din1 when “00”, dout <= din1 when “01”, dout <= din2 when “10”, dout <= din3 when “1”, ‘X” WHEN OTHERS； END mux4；复制代码 0
2018-9-13 10:14:51　　评论淘帖0 举报相关推荐 • VHDL并行语句 0 • VHDL并行语句 0 • VHDL并行语句（生成语句）使用练习 2626 • VHDL并行语句 2283 • VHDL程序的并行语句如何应用详细实验资料说明 23 • 【FPGA学习】VHDL 顺序语句描述方法 VHDL的if、case、LOOP、NEXT语句怎么写 10003 • VHDL基本语句_EDA技术实用教程 0 • VHDL描述语句 1 • VHDL的基本描述语句设计 2106 • EDA基础教程之VHDL并行语句的详细资料概述免费下载 0