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模拟IC设计与使用VHDL语言设计IC的区别

2018-8-29 09:45:43  3340 模拟IC VHDL语言
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感觉模拟IC设计就应该是设计模拟电路.设计运放等,通过设计电路、在硅片上搭建TTL.CMOS......从而做成IC芯片

而我经常看到说IC设计就是使用VHDL语言设计IC,写好VHDL语言后烧录到FPGA.CPLD.......从而做成芯片。

我想问的是这两者有什么区别
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2018-8-29 09:45:43   评论 分享淘帖

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1 个讨论
模拟IC设计和数字IC设计的区别。用的软件工具、逻辑不一样,原理一样
2021-3-1 13:40:44 评论

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电路原理。但测重的应用原理不一样
2021-3-1 13:41:01 评论

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