从一个PORTX寄存器读取一个应用于端口I/O引脚的同步信号

在这个引脚上有多少负载和电容？第一种形式是读取实际的引脚电压，因此如果需要多个时钟周期从高到低或者反之亦然，那么您可以在它完全转换之前进行测试。
                    
                    
               
                                                                                      以下为原文

                                                                            How much load & capacitance do you have on that pin?
The first form is reading the actual pin voltage, so if it takes multiple clock cycles to change from high to low or vice-versa, then you could be testing before it has fully transitioned.
Testing the LAT register avoids that problem.
 

释义QYB，端口是上次GPIO同步时真正存在的地方，而LAT则是你打算放在那里的。如果有一个大的RC时间常数，端口可能不等于LAT.优化时，你可能要查看程序集，以确保端口在L之前没有被采样。正在写！如果有一个外部驱动器与PIC（除了警告，这将损害部分），端口可能永远不等于LAT.
                    
                    
               
                                                                                      以下为原文

                                                                            paraphrasing qyb, PORT is what was really there the last time the GPIO synchronized, etc., while LAT is what you intended to put there. 
 
 
If there is a large RC time constant, PORT may not yet equal LAT.  
With optimization, you might want to look at the assembly to make sure PORT wasn't sampled before LAT was written!
If there is an external driver fighting the PIC (aside from the caveat that this will damage the part), PORT may never equal LAT.  

该引脚通过2K4电阻驱动光耦合器。在管脚处测量的上升时间约为5Ns。我认为没有硬件问题。芯片的时钟恰好超过21MHz，这也应该是SysCLCK查看每个用例的解体，我只能看到数据表中所示的“同步”占用了两个以上的SysCLK周期来读取引脚（3计数一个值）。到别针）我的MIPS汇编程序不是很好（不存在！）-这些指令每次需要两个时钟周期吗？这不是一个真正的问题，阅读LATB是好的-只是一个有趣的“陷阱”，我认为它是值得记录。
                    
                    
               
                                                                                      以下为原文

                                                                            The pin is driving an optocoupler via a 2k4 resistor. The rise time measured at the pin is about 5ns. There are no hardware issues I think. The chip is clocking at just over 21MHz, which should also be SYSCLK
 
Looking at the disassembly of each case

369: LATBINV = 0x4000; 
9D008FFC 3C02BF88 LUI V0, -16504
9D009000 24034000 ADDIU V1, ZERO, 16384
9D009004 AC43613C SW V1, 24892(V0)
370: if ( LATB & 0x4000 ) { // inc or dec the pulse count
9D009008 3C02BF88 LUI V0, -16504
9D00900C 8C426130 LW V0, 24880(V0)
9D009010 30424000 ANDI V0, V0, 16384
9D009014 10400015 BEQ V0, ZERO, 0x9D00906C
9D009018 00000000 NOP

 
and
 

369: LATBINV = 0x4000; 
9D008FFC 3C02BF88 LUI V0, -16504
9D009000 24034000 ADDIU V1, ZERO, 16384
9D009004 AC43613C SW V1, 24892(V0)
370: if ( PORTB & 0x4000 ) { // inc or dec the pulse count
9D009008 3C02BF88 LUI V0, -16504
9D00900C 8C426120 LW V0, 24864(V0)
9D009010 30424000 ANDI V0, V0, 16384
9D009014 10400015 BEQ V0, ZERO, 0x9D00906C
9D009018 00000000 NOP

 
The only explanation I can see is that the "synchronisation" as shown in the data sheet is taking a bit more than two cycles of SYSCLK to read back the pin (3 counting one towrite the value to the pin). My MIPS assembler is not that great (non-existent!) - do these instructions take two clock cycles each? 
 
It's not really an issue,reading the LATB is fine - just an interesting "gotcha" I thought it was worth documenting.