如何理解、解析以下FPGA的原理图？

        a、BANK划分原则：上下bank（顶和低-也叫列column）存储器接口 左右bank（左右--也叫ROW）高速收发--LVDS（带DPA-OCT）（若DDR分配到没有RUP,RDN的BANK就会出现错误，找不到OCT）

　　b、IO供电原则：分为PD和VCCio可以不分割一起供电---vccio-3.3-3.0-2.5-1.8-1.5（高级一点的FPGA没有3.3供电，用3.0代替） vccpd--3.3-3.0-2.5（2.5以下都为2.5） 可以与板卡上的其他芯片共用电源

　　c、除了IO口电源： FPGA 的其他电源都要单独供给---防止干扰

　　d、JTAG电源连接: 建议选择3.3-2.5-3.0没有尝试过2.5v是否能OK---高级的芯片有VCCPGM ----arria系列有单独的下载配置bank可供灵活选择电压---cyclone--配置引脚和IObank是混在一起的--供电选择有受限制（另外没有必要画AS接口-JTAG可以下载POF的转文件JIC 达到同样的功能------EPCS的选择要根据FPGA文件大小选择--在数据手册一卷三章有----另外EPCS比较贵且没有工业级的--可以使用美光的M25P64来代替）

　　e、时钟管理： 复位引脚未曾加驱动放置在时钟引脚---外部的参考时钟放在此---要输出的参考时钟在PLL-OUT 输出---差分接入有的有OCT有的没哟---LVPECL一般用在高数收发的参考时钟--高速收发的参考时钟单独接lvds

　　或LVPECL(耦合方式不同--电阻网络不同-两种电平也可以进行相互转换---分为交流耦合（接收端加电容和差分匹配电阻适合板间通讯--不同电源供电）==直流耦合（接收端加差分匹配电阻适合板内通讯--同电源供电）)

　　f、上电速度要求：不符合要求配置不成功的---分为快速4--12MS达到稳定（选择方式为：高级的FPGA用单独的引脚POREFL来选择--低级的就用MESL来选择比如选择快速3.3就是这个要求）100ms达到稳定

　　g、片上PLL使用的设计：直接由时钟引脚输入（要是这样--即使用一个PLL就要有一个使用芯片输入--电路补偿功能），PLL级联使用（FPGA只有一个时钟引脚输入即可--无电路补偿功能）

　　h、时钟网路：全局时钟网络（时钟输入引脚--不同引脚上不同Pll进行时钟补偿）---局部时钟网路（也有专用的时钟输入引脚-可当作IO使用-一般不用此功能）