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[问答]

大神用VHDL写的uart_rx模块，没看明白，请问是在哪里接收的数据？cnt是什么？

4360 VHDL源码

问答对人有帮助，内容完整，我也想知道答案 0 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity uart_rx is port( rst_n :in std_logic:='0'; clk :in std_logic:='0'; data_bits :in std_logic_vector(3 downto 0):="0000"; parity_en :in std_logic_vector(2 downto 0):="000"; rx_bit_in :in std_logic:='1'; rx_dv :out std_logic:='0'; rx_data :out std_logic_vector(7 downto 0):=(others=>'0'); error :out std_logic:='0' ); end entity; architecture rtl of uart_rx is type status_type is ( s_idle, s_rx_start_bit, s_rx_data, s_rx_parity, s_stop_bit); signal c_status:status_type:=s_idle; signal cnt:natural range 0 to 31:=0; signal rx_data_r:std_logic_vector(7 downto 0):=(others=>'0'); --signal data_bits_r:std_logic_vector(3 downto 0):="0000"; --0101=5 stop bit --0110=6 stop bit --0111=7 stop bit --1000=8 stop bit --signal parity_en_r:std_logic_vector(2 downto 0):="000"; --0=no parity --1=0 parity --2=1 parity --3=odd parity --4=even parity signal bit_index:natural range 0 to 8:=0; signal parity_r:std_logic:='0'; signal rx_bit_r:std_logic:='0'; begin --数据同步 data synchronization process(clk) begin if rising_edge(clk) then rx_bit_r<=rx_bit_in; else null; end if; end process; process(rst_n,clk) begin if rst_n='0' then c_status<=s_idle; rx_dv<='0'; rx_data<=(others=>'0'); rx_data_r<=(others=>'0'); error<='0'; bit_index<=0; cnt<=0; elsif rising_edge(clk) then case c_status is when s_idle => if rx_bit_r='0' then c_status<=s_rx_start_bit; else c_status<=s_idle; end if; cnt<=0; bit_index<=0; when s_rx_start_bit => if cnt>=6 then if rx_bit_r='0' then c_status<=s_rx_data; else c_status<=s_idle; end if; cnt<=0; else c_status<=s_rx_start_bit; cnt<=cnt+1; end if; rx_data_r<=(others=>'0'); rx_dv<='0'; rx_data<=(others=>'0'); error<='0'; when s_rx_data => if cnt>=15 then cnt<=0; if bit_index>=(unsigned(data_bits)-1) then case parity_en is when "001" => parity_r<='0'; --0 parity c_status<=s_rx_parity; when "010" => parity_r<='1'; --1 parity c_status<=s_rx_parity; when "011" => parity_r<=(rx_data_r(0) xor rx_data_r(1)) xor (rx_data_r(2) xor rx_data_r(3)) xor (rx_data_r(4) xor rx_data_r(5)) xor (rx_data_r(6) xor rx_data_r(7)) xor '1'; --odd parity (奇校验) c_status<=s_rx_parity; when "100" => parity_r<=(rx_data_r(0) xor rx_data_r(1)) xor (rx_data_r(2) xor rx_data_r(3)) xor (rx_data_r(4) xor rx_data_r(5)) xor (rx_data_r(6) xor rx_data_r(7)) ; --even parity (偶校验) c_status<=s_rx_parity; when others => c_status<=s_stop_bit; end case; bit_index<=0; else bit_index<=bit_index+1; end if; rx_data_r(bit_index)<=rx_bit_r; else cnt<=cnt+1; end if; when s_rx_parity => if cnt>=15 then if rx_bit_r/=parity_r then error<='1'; else null; end if; c_status<=s_stop_bit; cnt<=0; rx_dv<='1'; rx_data<=rx_data_r; else cnt<=cnt+1; c_status<=s_rx_parity; end if; when s_stop_bit => if cnt>=15 then cnt<=0; c_status<=s_idle; else cnt<=cnt+1; c_status<=s_stop_bit; end if; rx_dv<='1'; rx_data<=rx_data_r; when others => c_status<=s_idle; rx_dv<='0'; error<='0'; end case; else null; end if; end process; end rtl; 复制代码 1 已退回2积分
2018-7-20 16:16:17　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 DZM 相关推荐 • stm32f103 + HAL库 + UART + DMA + UCOS III空闲中断HardFault_Handler问题 5417 • stm32f103+HAL库+UART+DMA+UCOS III空闲中断运行一段时间后会进入HardFault_Handler 2208 • modelsim仿真出现# Error loading design提示 11150 • 在蓝牙模块CYW20706上下载应用程序到串行闪存失败了的原因？ 627 • 请问ADuCM350蓝牙模块接线引脚在哪里？ 3291 • uart的顶层模块编译出现一个问题，求解答 5070 • 求大神给个指点RT-Thread HID收发数据入口在哪里 826 • AXI UART **上的rx和tx端口在哪里？ 6776* • 怎样在Verilog写的testbench测试VHDL模块?? 7377 • CH573蓝牙和手机透传，CH573蓝牙接收和发送的数据放到哪里？ 1315 6个回答

答案对人有帮助，有参考价值 0 能看懂的大神，帮帮忙啊

2018-7-20 16:39:47 评论举报 DZM

答案对人有帮助，有参考价值 0 输入信号中的data_bits 在程序中没有用到吗？

2018-7-23 14:16:59 评论举报爱上_在路上

答案对人有帮助，有参考价值 0 爱上_在路上发表于 2018-7-23 14:16 输入信号中的data_bits 在程序中没有用到吗？ data_bits是输入端口，你说的是data_bits_r?

2018-7-23 23:19:51 评论举报 DZM

答案对人有帮助，有参考价值 0 就是这个data_bits输入端口，在程序中没有看到它的数据传给谁啊

2018-7-24 11:03:33 评论举报爱上_在路上

答案对人有帮助，有参考价值 0 爱上_在路上发表于 2018-7-24 11:03 就是这个data_bits输入端口，在程序中没有看到它的数据传给谁啊 --signal data_bits_r:std_logic_vector(3 downto 0):="0000";他在这里把它注释掉了没用到

2018-7-24 14:22:45 评论举报 DZM

答案对人有帮助，有参考价值 0 我觉得data_bits是数据输入端口，但是程序中并没有读取这个数据输入端口，所以不清楚在哪里接收的数据。

2018-7-24 16:23:19 评论举报爱上_在路上

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