[问答]

verilog中减法相关问题

问答对人有帮助，内容完整，我也想知道答案 0 我设置一个初值为0的计数器counter[23:0],一个输入信号B[23：0]。设置一个初始值为0的falg寄存器。 verilog代码如下： if(counter==B-1) begin counter<=0; flag<=1; end else begin counter<=counter+1; flag<=0; end 当B=0时，我的仿真结果中发现，flag信号并没有置位。我想问一下，在FPGA中，当B=0时，B-1是24'hFFFFFF吗？如果是的话，当counter计数到24'hFFFFFF时条件已经满足了，为什么我的flag信号没有置位呢？还是说verilog在计算时，可以判断正负？希望哪位大神可以帮忙解决问题，谢谢。 0
2018-6-2 09:18:46　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报 yu ge 相关推荐 • verilog 语言 1629 • Verilog语言 2846 • 哪一个是减法器？负反馈在减法器电路中的原理？ 5759 • 请问STM32中如何实现减法运算？ 3830 • 如何在Verilog中读取语音文件？ 1182 • 新手求解verilog 中的生成块语句的意思 16378 • 求助，急 2323 • verilog在psoc中延迟 1554 • 请问高手Verilog中引用VHDL原件? 1315 • 函数中的相反数/偏移/移位/减法和比例因子是什么？ 1139 3个回答

答案对人有帮助，有参考价值 0 我后面设置了一个wire型的M【23:0】，且assign M=B-1; 然后将代码变成： if(counter==M) begin counter<=0; flag<=1; end else begin counter<=counter+1; flag<=0; end B=0的情况下，得出的仿真结果中，M=24‘HFFFFFF；而flag信号在counter计数到24‘hFFFFFF时正确置位了。

2018-6-2 11:07:11 评论举报 yu ge

答案对人有帮助，有参考价值 0 我自己找到问题了，我发现判断B-1时，由于没有给1设置位宽，它自己当成32bit做减法了，改成B-1‘b1就好了。’

2018-6-2 11:08:33 评论举报 yu ge