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大家好，我在用 Basys3 做一个简单的电路时，发现一个问题。
程序代码： module Pmod_Top( 约束文件：
问题： 用示波器查看 JA1 口，发现上升沿和下降沿时间都太长了，导致波形严重失真。 有没有人知道为什么呢？在此感谢大家。 
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3个回答
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没有加配置文件
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约束文件：
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太长？多长？你信号的输入输出这个看上去像是时钟啊，时钟不加周期约束不用走专用管脚进来吗？XILINX的片子？时钟可以直接送出去不用过ODDR？看来只是当做普通信号处理的，信号失真或许也是有的
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