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Basys3 时钟上升沿很长，是什么原因？

5049 basys3

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我在用 Basys3 做一个简单的电路时，发现一个问题。程序代码： module Pmod_Top( input clk, output clkout ); assign clkout = clk; endmodule 约束文件： ## Clock signal set_property PACKAGE_PIN W5 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] ##Pmod Header JA ##Sch name = JA1 set_property PACKAGE_PIN J1 [get_ports clkout] set_property IOSTANDARD LVCMOS33 [get_ports clkout] 复制代码问题：用示波器查看 JA1 口，发现上升沿和下降沿时间都太长了，导致波形严重失真。有没有人知道为什么呢？在此感谢大家。 0
2018-4-12 10:50:34　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 xzl2021 相关推荐 • AD7989-1在开始读取数据时，SDO输出在时钟结束时有很长的下降沿是什么原因造成的？ 517 • xilinx的basys3板子的4位7段数码管4个数字中间有两点 7597 • 如果选用Basys3的开发板进行RISC-V嵌入式开发，需要做哪些工作呢？ 1777 • 有没有用basys3的摄像头图像显示 2075 • SPI的MISO管脚的波形上升沿和下降沿都有很大的弧度是什么原因？ 907 • 各位大佬谁能用vivado2016.4做一个电子时钟， 3654 • AD9266输出数据的沿和时钟的沿为什么是对齐的？ 904 • 请问AMC3306M25输出变化是在时钟的上升沿还是下降沿？ 411 • AD2S1200串行输出波形为什么在上升沿就变化了？ 423 • 如何配置存储器XC7A35T- 1CPG236C？ 1741 3个回答

答案对人有帮助，有参考价值 0 没有加配置文件最佳答案

2018-4-12 10:50:35 评论举报 lee_st

答案对人有帮助，有参考价值 0 约束文件： ## Clock signal set_property PACKAGE_PIN W5 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] ##Pmod Header JA ##Sch name = JA1 set_property PACKAGE_PIN J1 [get_ports clkout] set_property IOSTANDARD LVCMOS33 [get_ports clkout] 复制代码

2018-4-12 10:53:47 评论举报 xzl2021

答案对人有帮助，有参考价值 0 太长？多长？你信号的输入输出这个看上去像是时钟啊，时钟不加周期约束不用走专用管脚进来吗？XILINX的片子？时钟可以直接送出去不用过ODDR？看来只是当做普通信号处理的，信号失真或许也是有的

2018-4-28 23:16:08 评论举报你爸爸

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