--最后修改日期:2004.2.14 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_MPSK is port(clk :in std_logic; --系统时钟 start :in std_logic; --开始调制信号 x :in std_logic; --基带信号 y :out std_logic); --调制信号 end PL_MPSK; architecture behav of PL_MPSK is signal q:integer range 0 to 7; --计数器 signal xx:std_logic_vector(1 downto 0); --中间寄存器 signal yy:std_logic_vector(1 downto 0); --2位并行码寄存器 signal f:std_logic_vector(3 downto 0); --载波f