常见错误22:存储器有这么多控制信号,我这块板子只需要用OE和WE信号就可以了,片选就接地吧,这样读操作时数据出来得快多了。
正解:大部分存储器的功耗在片选有效时(不论OE和WE如何)将比片选无效时大100倍以上,所以应尽可能使用CS来控制芯片,并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。
常见错误23:降低功耗都是硬件人员的事,与软件没关系。
正解:硬件只是搭个舞台,唱戏的却是软件,总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的,如果软件能减少外存的访问次数(多使用寄存 器变量、多使用内部CACHE等)、及时响应中断(中断往往是低电平有效并带有上拉电阻)及其它争对具体单板的特定措施都将对降低功耗作出很大的献。要想板子转得好,硬件软件必须两手抓!
常见错误24:这些信号怎么都有过冲啊?只要匹配得好,就可以消除了。
正解:除了少数特定信号外(如100BASE-T、CML),都是有过冲的,只要不是很大,并不一定都需要匹配,即使匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆,有的甚至20欧姆,如果也用这么大的匹配电阻的话,那电流就非常大了,功耗是无法接受的,另外信号幅度也将小得不能用,再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同,也办法做到完全匹配。所以,TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。
误区五:信号完整性
正解:仿真模型不可能与实物一模一样,连不同批次加工的实物都有差别,就更别说模型了。再说实际情况千差万别,仿真也不可能穷举所有可能,尤其是串扰。曾经有一教训是某单板只有特定长度的包极易丢包,最后的原因是长度域的值是0xFF,当这个数据出现在总线上时,干扰了相邻的WE信号,导致写不进RAM。其它数据也会对WE产生干扰,但干扰在可接受的范围内,可是当8位总线同时由0边1时,附近的信号就招架不住了。结论是仿真结果仅供参考,还应留有足够的余量。
常见错误26:为保证干净的电源,去偶电容是多多益善。
正解:总的来说,去偶电容越多电源当然会更平稳,但太多了也有不利因素:浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方,一般的芯片手册都有争对去偶电容的设计参考,最好按手册去做。
常见错误27:既然是数字信号,边沿当然是越陡越好。
正解:边沿越陡,其频谱范围就越宽,高频部分的能量就越大;频率越高的信号就越容易辐射(如微波电台可做成手机,而长波电台很多国家都做不出来),也就越容易干扰别的信号,而自身在导线上的传输质量却变得越差。所以能用低速芯片的尽量使用低速芯片。
常见错误28:信号匹配真麻烦,如何才能匹配好呢?
正解:一般来说是当信号在导线上的传输时间超过其跳变时间时,信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的,匹配的目的就是为了使驱动端、负载端及传输线的阻抗变得接近,但能否匹配得好,与信号线在PCB上的拓扑结构也有很大关系,传输线上的一条分支、一个过孔、一个拐角、一个接插件、不同位置与地线距离的改变等都将使阻抗产生变化,而且这些因素将使反射波形变得异常复杂,很难匹配,因此高速信号仅使用点到点的方式,尽可能地减少 过孔、拐角等问题。
常见错误29:100M的数据总线应该算高频信号,至于这个时钟信号频率才8K,问题不大。
正解:数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的,只要争对这个边沿保持足够的建立时间和保持时间即可,此范围之外有干扰也罢过冲也罢都不会有多大影响(当然过冲最好不要超过芯片所能承受的最大电压值),但时钟信号不管频率多低(其实频谱范围是很宽的),它的边沿才是最关键的,必须保证其单调性,并且跳变时间需在一定范围内。
相信很多新手工程师在设计电路时有过类似的想法,如果你也中招了,转发出去给更多的人看到!你还犯过哪些低级/严重的错误?不妨分享出来大家一起探讨!
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