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上面是数字跑表计数器模块仿真图,分十位MH计时到5后仍然继续计数,请大神指点这个问题怎么解决。 下面是程序: module jishuqi(clk_100hz,reset,pause,MH,ML,SH,SL,MSH,MSL); input clk_100hz,reset,pause; output reg [3:0]MH; output reg [3:0]ML; output reg [3:0]SL; output reg [3:0]SH; output reg [3:0]MSL; output reg [3:0]MSH; reg cnt_ms; reg cnt_s; always@(posedge clk_100hz or negedge reset) begin if(!reset) begin MSL<=4'd0; MSH<=4'd0; cnt_ms<=1'b0; end else begin if(!pause) begin if(MSL==9) begin if(MSH==9) begin MSL<=4'd0; MSH<=4'd0; cnt_ms<=1'b1; end else begin MSL<=0; MSH<=MSH+1'b1; cnt_ms<=1'b0; end end else begin MSL<=MSL+1'b1; cnt_ms<=1'b0; end end end end always@(posedge cnt_ms or negedge reset) begin if(!reset) begin SL<=4'd0; SH<=4'd0; cnt_s<=1'b0; end else begin if(!pause) begin if(SL==9) begin if(SH==5) begin cnt_s<=1'b1; SH<=4'd0; SL<=4'd0; end else begin cnt_s<=1'b0; SH<=SH+1'b1; SL<=4'd0; end end else begin SL<=SL+1'b1; cnt_s<=1'b0; end end end end always@(posedge cnt_s or negedge reset) begin if(!reset) begin ML<=4'd0; MH<=4'd0; end else begin if(!pause) begin if(ML==9) begin if(MH==5) begin MH<=4'd0; ML<=4'd0; end else ML<=4'd0; MH<=MH+1'b1; end else begin ML<=ML+1'b1; end end end end endmodule |
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17个回答
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不改直接数到15归0是因为溢出了。 你定义的MH是4位的。最大为4'b1111换算成十进制就是15. 再加1就溢出了。变为0. 我在5楼说的少了一个begin加了没有?感觉你 if(MH==5) begin MH<=4'd0; ML<=4'd0; end else ML<=4'd0; MH<=MH+1'b1; end 这段少一个begin,不知道编译器会怎么理解 else ML<=4'd0; MH<=MH+1'b1; end 在verilog中,如果不加begin和end,默认是只包含/执行后面的一个语句 意思就是否则,执行ML置0,然后MH自加1
最佳答案
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来蹭积分的!不懂哈......
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就看了你MH==5的这个awlays块
always@(posedge cnt_s or negedge reset) begin if(!reset) begin ML<=4'd0; MH<=4'd0; end else begin if(!pause) begin if(ML==9) begin if(MH==5) begin MH<=4'd0; ML<=4'd0; end else ML<=4'd0; MH<=MH+1'b1; end else begin ML<=ML+1'b1; end end end end endmodule 在 if(MH==5) begin MH<=4'd0; ML<=4'd0; end else ML<=4'd0; MH<=MH+1'b1; end 这里 else和 ML<=4'd0;中间少了一个begin 你先补上看看。 评分
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把if(MH==5)改成if(MH>5)就好了 但是不懂为什么这样改就行了 |
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不改的话直接计数到15 一直是这样 改了就计数到5 不懂为什么
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我是定义了四位MH 这是为了给下一个模块输入的信号ML MSL等位宽一样 而且这个计数到5就应该执行MH<=0的语句了呀 怎么还继续计数呢 begin那个问题已经解决了 这个模块仿真对了 就是不太明白这个MH计数超范围的原因 |
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是不是MH==5的语句。在前仿真的时候没有问题。但是在后仿真的时候会跑到15? 然后改成MH>6的时候,就前后仿真都没问题?- 如果是的话,就是时序约束的问题了。建立时间,保持时间不满足。 |
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else
ML<=4'd0; MH<=MH+1'b1; end 这段代码 else中有多个语句,加上一个begin 后跟一个end,目前你的程序的end不是对应的else中的end |
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功能仿真就出现了这个问题,还没考虑延时 |
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else
begin1 if(!pause) begin2 if(ML==9) begin3 if(MH==5) begin4 MH<=4'd0; ML<=4'd0; end4 else begin5 ML<=4'd0; MH<=MH+1'b1; end5 这里是不是少了一个end呢?对应begin3 else begin6 ML<=ML+1'b1; end6 end对应if(!pause)的begin2 end对应else的begin1 end对应module的begin 所以说这样的模块写的不好,应该分开写的。ML一个模块。MH一个模块,把verilog当C语言写了。。 |
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always@(posedge cnt_s or negedge reset) begin if(!reset) begin ML<=4'd0; MH<=4'd0; end else begin if(!pause) begin if(ML==9) begin ML<=4'd0; if(MH==5) begin MH<=4'd0; end else MH<=MH+1'b1; end else begin ML<=ML+1'b1; end end end end begin end那个问题早就改完了,那个仿真直接报错的。就是不明白计数超范围是为什么。把程序改成这样也不会有超出范围的情况。 总之还是谢谢你的耐心回复,我也学到了很多。 |
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