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新人一枚，仿真出现代码如下
`timescale 1ns/1ns module led_tb(); reg clk; //always #DELAY clk=~clk; initial begin clk=0; end endmodule 编译后提示 vcom -work work -2002 -explicit -vopt -stats=none {H:/FPGA_PRO/FuncTest v1.0/LED/tb/led_tb.v} Model Technology ModelSim SE-64 vcom 10.4 Compiler 2014.12 Dec 3 2014 -- Loading package STANDARD ** Error: H:/FPGA_PRO/FuncTest v1.0/LED/tb/led_tb.v(1): near "timescal": ** Error: H:/FPGA_PRO/FuncTest v1.0/LED/tb/led_tb.v(1): VHDL Compiler exiting 跪求！！！大神！！！ 
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4个回答
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DELAY是多少！！！！！！！！！！！！！！
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DELAY 为10的。这里面DELAY已屏蔽掉了，不用的
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端口都没有映射？
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你的文件使用的是VHDL格式编译，把文件删除重新创建一个Verilog HDL文件，亲测有效
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