Capture CIS Error [ALG0029]怎么回事？

小弟是PCB制版新手，刚开始自学 Cadence没有多久。
  我用的是Cadence 16.3. 用Orcad Capture CIS 制作原理图。


  练习时，从朋友那拷来了15.7版本的原理图，然后自己在16.3中建立好了所有用到的元件库，并且更新了design Cache，将其中所有的原件library路径都指向了我自己的元件库。


  DRC检查后，没有错误，于是想建立netlist进而导入后进行PCB布局。


  可是在 Create Netlist时，软件报错如下：










********************************************************************************
*
*  Design Rules Check
*
********************************************************************************

--------------------------------------------------
Checking Schematic: SCHEMATIC1
--------------------------------------------------
Checking Electrical Rules

Checking For Single Node Nets

Checking For Unconnected Bus Nets
********************************************************************************
*
* Netlisting the design
*
********************************************************************************
Design Name:
d:cadencemyprojectdsp6713dsp6713projectdsp6713system.dsn
Netlist Directory:
D:CADENCEMYPROJECTDSP6713DSP6713PROJECTallgero
Configuration File:
D:CadenceSPB_16.3toolscaptureallegro.cfg

Spawning... "D:CadenceSPB_16.3toolscapturepstswp.exe" -pst -d "d:cadencemyprojectdsp6713dsp6713projectdsp6713system.dsn" -n "D:CADENCEMYPROJECTDSP6713DSP6713PROJECTallgero" -c "D:CadenceSPB_16.3toolscaptureallegro.cfg" -v 3   -l 31 -s "" -j "PCB Footprint"

#1 Error   [ALG0029] Unable to open file "C:DOCUME~1乱舞雪LOCALS~1Temptmp_pstxnet.dat" for writing.
#2 Aborting Netlisting... Please correct the above errors and retry.

Exiting... "D:CadenceSPB_16.3toolscapturepstswp.exe" -pst -d "d:cadencemyprojectdsp6713dsp6713projectdsp6713system.dsn" -n "D:CADENCEMYPROJECTDSP6713DSP6713PROJECTallgero" -c "D:CadenceSPB_16.3toolscaptureallegro.cfg" -v 3   -l 31 -s "" -j "PCB Footprint"


*** Done ***











请各位大侠帮忙指引，是什么地方出了错误？怎么处理？
小弟感极涕零~