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quartus II 13.1 nco核仿真报错，error loading design，显示do文件执行到41行是停止

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问答对人有帮助，内容完整，我也想知道答案 0 情况是这样利用quartusII 13.1生成了一个nco 核，进行模块例化和tb文件编写编译通过，没有问题，点击run rtl simulation，modelsim中仿真报错如图显示在执行nco_run_msim_rtl_verilog.do文件在第41行停止了，文件中的第41行如图以前在仿真FIR核时出现过类似问题，我的解决方法是改掉模块例化名，原来的模块例化名如图原来编译好的IP核如图改正：将模块例化名中的 "_st" 删掉，改正后的模块例化名如图编译后的IP核显示如图再次编译点击仿真，这回却报出了另外一个错误错误中提到的文件内容粘贴如下 Info: Start Nativelink Simulation process Error: You did not generate the simulation model files or you generated the IP file using an older version of MegaCore which is not supported by RTL NativeLink Simulation Error: Regenerate the IP and simulation model files using the latest version of MegaCore for RTL NativeLink Simulation flow to function correctly Error: NativeLink simulation flow was NOT successful ================The following additional information is provided to help identify the cause of error while running nativelink scripts================= Nativelink TCL script failed with errorCode: NONE Nativelink TCL script failed with errorInfo: Regenerate the IP and simulation model files using the latest version of MegaCore for RTL NativeLink Simulation flow to function correctly (procedure "get_ip_info" line 1) invoked from within "get_ip_info $full_file_name" (procedure "run_eda_simulation_tool" line 195) invoked from within "run_eda_simulation_tool eda_opts_hash" 编写的例化代码核tb代码如下 module nco ( phi_inc_i, clk, reset_n, clken, fsin_o, fcos_o, out_valid); input [31:0] phi_inc_i; input clk; input reset_n; input clken; output [17:0] fsin_o; output [17:0] fcos_o; output out_valid; nco1 nco1_inst( .phi_inc_i(phi_inc_i), .clk(clk), .reset_n(reset_n), .clken(clken), .fsin_o(fsin_o), .fcos_o(fcos_o), .out_valid(out_valid)); endmodule `timescale 1ps / 1ps module nco_vlg_tst(); wire out_valid; wire [17:0] sin_val; wire [17:0] cos_val; reg [31:0] phi; reg reset_n; reg clken; reg clk; parameter CYCLE = 20000; parameter HALF_CYCLE = 10000; initial begin $dumpvars; #0 clk = 1'b0; #0 reset_n = 1'b0; #0 clken = 1'b1; #0 phi = 32'b00000101000111101011100001010010; #(14*HALF_CYCLE) reset_n = 1'b1; end always begin #HALF_CYCLE clk = 1; #HALF_CYCLE clk = 0; end integer sin_ch, sin_print; integer cos_ch, cos_print; initial begin sin_ch = $fopen ("fsin_o_ver_nco1.txt"); cos_ch = $fopen ("fcos_o_ver_nco1.txt"); end always @(posedge clk) begin if(reset_n==1'b1 & out_valid==1'b1) begin if (sin_val[17:0] < (1<<17)) sin_print = sin_val[17:0]; else sin_print = sin_val[17:0] - (1<<18); if (cos_val[17:0] < (1<<17)) cos_print = cos_val[17:0]; else cos_print = cos_val[17:0] - (1<<18); $fdisplay (sin_ch, "%0d", sin_print); $fdisplay (cos_ch, "%0d", cos_print); end end nco i_nco1 ( .out_valid(out_valid), .fsin_o(sin_val[17:0]), .fcos_o(cos_val[17:0]), .phi_inc_i(phi[31:0]), .reset_n(reset_n), .clken(clken), .clk(clk) ); endmodule 不知道是哪里出了问题，所以求各位吧友指教，非常感谢！ 0
2017-6-25 10:36:35　　 1 评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报田长丰相关推荐 • 有关modelsim仿真fft核出现的错误 5872 • 使用modelsim进行仿真出错 23047 • quartus II 13.1调用FIR 这个IP核生成时一直卡着，怎么解决？ 15338 • 在Quartus ii 13.1中进行波形仿真时出现错误，求大神解答 19808 • 请问我的Quartus在编译后自动调用ModelSim 就会仿真失败 6165 • 新手用Quartus ii13.1遇到错误 14918 • error loading design 13298 • 求助关于quartus II 13.1中出现的一个问题 10559 • modelsim仿真出错“Error loading design” 20110 • Quartus II破解和注册 13311 1 条评论李晋凯 2018-10-24 21:17 我的也是这个错误，我是个小白很懵逼赞回复举报