FPGA增量型旋转编码器A_B_Z输入-正反计数电路模块

本帖最后由 美丽时光2017 于 2017-6-7 11:35 编辑

自己写的小模块，不足之处敬请指教！

/*
编码器输入模块（增量型A,B,Z）
*/
module ENCODER(        
         input                            clock,                //时钟接入50Mhz
        input                            reset,                //复位
        output                           ready,                //1=就绪;
        input                            in_a,                        //A相
        input                            in_b,                        //B相
        input                            in_z,                        //Z相
        output[31:0]                     count                        //编码器输出
);
parameter        b1=1'b1,
                 b0=1'b0,
                 dt=4'd10;//内部复位周期

//-----------稳定的输入-4周期-12.5Mhz最高输入---------------------------------------------
wire aas,bbs;
reg  aa0,aa1,aa2,aa3,bb0,bb1,bb2,bb3;
always @ (negedge reset or posedge clock)
begin
if(!reset)begin aa0<=b0;aa1<=b0;aa2<=b0;aa3<=b0; bb0<=b0;bb1<=b0;bb2<=b0;bb3<=b0; end
else begin
                aa0<=in_a;
                aa1<=aa0;
                aa2<=aa1;
                aa3<=aa2;

                bb0<=in_b;
                bb1<=bb0;
                bb2<=bb1;
                bb3<=bb2;
                end
end
assign        aas= aa0&aa1&aa2&aa3;
assign        bbs= bb0&bb1&bb2&bb3;

//---------锁定方向-----------------------------------------
reg ABT,DIR;
always @ (negedge reset or posedge clock)
begin
if(!reset)begin ABT<=b0; DIR<=b0;end
else begin

        if(!ABT)begin
                        if(aas)DIR<=b0;//A相锁定"+"正方向
                        if(bbs)DIR<=b1;//B相锁定"-"负方向
                        ABT<=b1;
                        end
        if(!aas & !bbs)begin ABT<=b0; DIR<=b0; end               
        end
end
//----------模块就绪----------------------------------------------------
reg[3:0]cnt;
always @ (negedge reset or posedge clock)
begin
if(!reset)cnt<=b0;
else                  cnt<=(cnt end
assign ready= (cnt==dt);//就绪=1;

//---------编码器位置测量--正负计数----------------------------------------------
counter         AB
(        
        .clock        (clock),
        .reset        (ready),
        .pul            ({DIR,aas|bbs}),//{方向，信号A | 信号B}
        .counter    (count)  //计数输出
);

endmodule