【我是电子发烧友】基于altera的DDS信号发生器的实现

FPGA

转一个实例

一、功能描述

本工程实现DDS直接数字式频率合成器，利用正弦波相位线性增加的特点，产生正弦波和余弦波。本工程主要由3部分组成：相位累加器，相位幅度转换，数模转换器DAC（FPGA外部实现）。其中，相位累加器的高10比特用于ROM的索引地址。

二、波形调制说明

模块将一个正弦波采样1024个点，然后保存到内部一个8比特、1024深度的ROM当中，通过改变时序和相位控制字，即可生成不同频率的波形。生成波形的公式是： FO=TCLK*FCW/655360 上面公式中，TCLK是指本模块的工作时间，FCW是相位控制字，FO即是生成的信号频率。

相位控制字FCW可以改变每次步进数M。如果FCW=128，则模块内部累加器每次加128，则经过M=16’hffff/128=512个时钟，就可以循环一个周期，也就是512个时钟完成一个正弦波输出。假如FCW为256，则代表1024/4=128个时钟周期就输出一个正弦波。

三、应用举例

设定是FCW=128，CLK=50M的时钟频率，由公式计算得出F0=10KHZ。实际测量出一个波形时间为10332000ps，最终波形的频率为10KHZ。如果是FCW=128，CLK=5M的时钟频率，由公式计算得出F0=1KHZ。输出实际测量一个波形时间为51898054ps，最终波形的频率为1KHZ。

如果是FCW=128，CLK=100M的时钟频率，由公式计算得出F0=0.2MHZ。输出实际测量一个波形时间为5167188ps，最终波形的频率为0.2MHZ。以此类推，通过对频率控制字的改变来控制波形频率。

四、平台效果图

五、实现过程

首先根据所需要的功能，工程顶层的输入输出信号列表。

信号名	I/O	位宽	说明
clk	I	1	系统工作时钟50M
rst_n	I	1	系统复位信号，低电平有效
da_clk	O	1	输出D/A工作时钟
cos	O	8	输出cos波形信号
sin	O	8	输出sin波形信号