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时钟信号CLK（20MHz），串行输入数据DATAIN[7..0]，其数量为64×48×8位的数据流，分为4块，依次分块存入随机存贮器中，如图2所示。地址产生电路的输出为地址：ADDOUT[13..0]分为高位地址（列向地址）和低位地址（行向地址）。请设计出分块地址产生电路的Verilog程序并仿真。 
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